論文誌,ジャーナル: 45

  1. Hideyuki Ichihara, Tatsuyoshi Sugino, Shota Ishii, Tsuyoshi Iwagaki, Tomoo Inoue, "Compact and Accurate Digital Filters Based on Stochastic Computing," Trans. on Emerging Topics in Comp., Sep 2016.
  2. 深澤祐樹, 市原英行, 井上智生, "組込み自己テストにおける巡回符号を用いた同時テスト可能な応答圧縮器," 電子情報通信学会論文誌D, Vol. J95-D, No. 3, pp. 496-505, 2012年3月.
  3. Yuki Yoshikawa, Tomomi Nuwa, Hideyuki Ichihara, Tomoo Inoue, "Hybrid Test Application in Partial Skewed-load Scan Design," IEICE Trans. Fundamentals, Vol. E94-A, No. 12, pp. 2571-2578, Dec. 2011.
  4. Tsuyoshi Iwagaki, Eiri Takeda, Mineo Kaneko, "Flexible test scheduling for an asynchronous on-chip interconnect through special data transfer," IEICE Trans. on Fundamentals, Vol. E94-A, No. 12, pp. 2563-2570, Dec. 2011.
  5. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Backward-data-direction clocking and relevant optimal register assignment in datapath synthesis," IEICE Trans. Fundamentals, Vol. E94-A, No. 4, pp. 1067-1081, Apr. 2011.
  6. Hideyuki Ichihara, Kenta Sutoh, Yuki Yoshikawa, Tomoo Inoue, "A Practical Threshold Test Generation for Error Tolerant Application," IEICE Trans. Inf. & Syst., Vol. E93-D, No. 10, pp. 2776-2782, Oct. 2010.
  7. 三上雄大, 吉川祐樹, 市原英行, 井上智生, "論理合成における面積・遅延最適化のためのフォールスパスの活用について," 情報科学技術フォーラム講演論文集, Vol. 9, No. 1, pp. 59-64, 2010年8月.
  8. 志水昂, 深澤祐樹, 吉川祐樹, 市原英行, 井上智生, "組込み自己テストにおける救済可能テスト生成器," 情報科学技術フォーラム講演論文集, Vol. 9, No. 1, pp. 109-114, 2010年8月.
  9. Tomokazu Yoneda, Akiko Shuto, Hideyuki Ichihara, Tomoo Inoue, Hideo Fujiwara, "Design and Optimization of Transparency-Based TAM for SoC Test," IEICE Trans. Inf. & Syst., Vol. E93-D, No. 6, pp. 1549-1559, June 2010.
  10. 岡伸也, Ooi, Chia Yee, 市原英行, 井上智生, 藤原秀雄, "部分スルー可検査性に基づく順序回路のテスト生成法," 電子情報通信学会論文誌D, Vol. J92-D, No. 12, 2009年12月.
  11. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Optimal register assignment with minimum-path delay compensation for variation-aware datapaths," IEICE Trans. Fundamentals, Vol. E92-A, No. 4, pp. 1096-1105, Apr. 2009.
  12. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Novel register sharing in datapath for structural robustness against delay variation," IEICE Trans. on Fundamentals, Vol. E91-A, No. 4, pp. 1044-1053, Apr. 2008.
  13. Tomoo Inoue, Takashi Fujii, Hideyuki Ichihara, "A Self-Test of Dynamically Reconfigurable Processors with Test Frames," IEICE Trans. Inf. & Syst., Vol. E91, No. 3, pp. 756-762, Mar. 2008.
  14. Hideyuki Ichihara, Tomoyuki Saiki, Tomoo Inoue, "An Architecture of Embedded Decompressor with Reconfigurability for Test Compression," IEICE Trans. Inf. & Syst., Vol. E91, No. 3, pp. 713-719, Mar. 2008.
  15. Hideyuki Ichihara, Toshimasa Ohara, Michihiro Shintani, Tomoo Inoue, "A Variable-length Coding Adjustable for Compressed Test Application," IEICE Trans. Inf. & Syst., Vol. E90, No. 8, pp. 1235-1242, Aug. 2007.
  16. 市原英行, 口井敏匡, 山達正明, 坂口英明, 植村博, 樹下行三, "イメージセンサに対する統計型エラーモデルとそのテスト手法について," 電子情報通信学会論文誌D-I, Vol. J89-D, No. 8, pp. 1663-1672, 2006年8月.
  17. Hideyuki Ichihara, Masakuni Ochi, Michihiro Shintani, Tomoo Inoue, "An Adaptive Decompressor for Test Application with Variable-Length Coding," IPSJ Journal, Vol. 47, No. 6, pp. 1639-1647, June 2006.
  18. Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue, Hideo Fujiwara, "A low power deterministic test using scan chain disable technique," IEICE Trans. Inf. & Syst., Vol. E89-D, No. 6, pp. 1931-1939, June 2006.
  19. 岡伸也, 市原英行, 井上智生, "無閉路部分スキャン設計を指向したテスト容易化高位合成におけるスケジューリングの高速化," 情報科学技術レターズ(FIT2005), pp. 41-44, 2005年1月.
  20. 市原英行, 井上智生, "高圧縮可能かつコンパクトなテスト生成について," 電子情報通信学会論文誌D-I, Vol. J88-D-I, No. 6, pp. 1021-1028, 2005年6月.
  21. Hideyuki Ichihara, Michihiro Shintani, Tomoo Inoue, "Huffman-Based Test Response Coding," IEICE Trans. Inf. & Syst., Vol. E88-D, No. 1, pp. 158-161, Jan. 2005.
  22. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "A design scheme for delay testing of controllers using state transition information," IEICE Trans. Fundamentals, Vol. E87-A, No. 12, pp. 3200-3207, Dec. 2004.
  23. 樋上喜信, 梶原誠司, 市原英行, 高松雄三, "論理回路に対するテストコスト削減法 -テストデータ量および実行時間の削減-," 電子情報通信学会論文誌 D-I, Vol. J87-D-I, No. 3, pp. 291-307, 2004年3月.
  24. Hideyuki Ichihara, Tomoo Inoue, "A Method of Test Generation for Acyclic Sequential Circuits Using Single Stuck-at Fault Combinational ATPG," IEICE Trans. Fundamentals, Vol. E86-A, No. 12, pp. 3072-3078, Dec. 2003.
  25. 岩垣剛, 大竹哲史, 藤原秀雄, "不連続再収斂順序回路の遅延故障に対するテスト生成法," 電子情報通信学会論文誌 (DI), Vol. J86-D-I, No. 12, pp. 872-883, 2003年12月.
  26. Hideyuki Ichihara, Atsuhiro Ogawa, Tomoo Inoue, Akio Tamura, "Test Generation for Test Compression Based on Statistical Coding," IEICE Trans. Inf. & Syst., Vol. E85-D, No. 10, pp. 1466-1473, Oct. 2002.
  27. Hideyuki Ichihara, Seiji Kajihara, Kozo Kinoshita, "On Processing Order for Obtaining Implication Relations in Static Learning," IEICE Trans. Inf. & Syst., Vol. E83-D, No. 10, pp. 1908-1911, Oct. 2000.
  28. 佐野ちいほ, 三原隆宏, 井上智生, Das, D. K., 藤原秀雄, "ホールド機能を考慮した順序回路のテスト容易化設計法," 電子情報通信学会論文誌(DI), Vol. J83-D-I, No. 9, pp. 981-990, 2000年9月.
  29. 高崎智也, 井上智生, 藤原秀雄, "無閉路部分スキャン設計に基づくデータパスのテスト容易化高位合成におけるバインディング手法," 電子情報通信学会論文誌 (DI), Vol. J83-D-I, No. 2, pp. 282-292, 2000年2月.
  30. 市原英行, 梶原誠司, 樹下行三, "テスト数制限下でのテスト入力集合選択手法について," 電子情報通信学会誌 D-I, Vol. J82-D-I, No. 7, pp. 861-868, 1999年7月.
  31. 細川利典, 井上智生, 平岡敏洋 , 藤原秀雄, "時間展開モデルを用いた無閉路順序回路のテスト系列圧縮方法," 電子情報通信学会論文誌(DI), Vol. J82-D-I, No. 7, pp. 869-878, 1999年7月.
  32. Hiroyuki Michinishi, Tokumi Yokohira, T. Okamoto, Tomoo Inoue, Hideo Fujiwara, "Testing for the programming circuit of SRAM-based FPGAs," IEICE Trans. Inf. & Syst., Vol. E82-D, No. 6, pp. 1051-1057, June 1999.
  33. Hideyuki Ichihara, Kozo Kinoshita, "Logic Optimization: Redundancy Addition and Removal Using Implication Relations," IEICE Trans. Inf. and Syst., Vol. E81-D, No. 7, pp. 724-730, July 1998.
  34. 高崎智也, 井上智生, 藤原秀雄, "内部平衡構造に基づく部分スキャン設計法の考察," 電子情報通信学会論文誌(DI), No. 3, pp. 318-327, 1998年3月.
  35. Tomoo Inoue, Satoshi Miyazaki, Hideo Fujiwara, "Universal fault diagnosis for lookup table FPGAs," IEEE Design & Test of Computers, Vol. 15, No. 1, pp. 39-44, Jan. 1998.
  36. 大竹哲史, 井上智生, 藤原秀雄, "回路疑似変換による順序回路テスト生成の一手法," 情報処理学会論文誌, Vol. 38, No. 5, pp. 1040-1049, 1997年5月.
  37. 市原英行, 梶原誠司, 樹下行三, "部分回路除去に対する含意関係の不変性について," 電子情報通信学会誌 D-I, Vol. J79-D-I, No. 12, pp. 1037-1045, 1996年12月.
  38. 道西博行, 横平徳美, 岡本卓爾, 井上智生, 藤原秀雄, "テーブル参照型FPGAにおける論理ブロックの検査," 電子情報通信学会論文誌 (DI), Vol. J79-D-I, No. 12, pp. 1141-1150, 1996年12月.
  39. 四浦洋, 井上智生, 増澤利光, 藤原秀雄, "部分スキャンによる同期化可能な有限状態機械の合成について," 電子情報通信学会論文誌(DI), Vol. J79-D-I, No. 12, pp. 1046-1054, 1996年12月.
  40. Tomoo Inoue, Takashi Fujii, Hideo Fujiwara, "Performance analysis of parallel test generation for combinational circuits," IEICE Trans. on Information and Systems, Vol. E79-D, No. 9, pp. 1257-1265, Sept. 1996.
  41. Tomoo Inoue, H. Maeda, Hideo Fujiwara, "On the effect of scheduling in test generation," IEICE Trans. on Information and Systems, Vol. E79-D, No. 8, pp. 1190-1197, Aug. 1996.
  42. Hideo Fujiwara, Tomoo Inoue, "Optimal granularity and scheme of parallel test generation in a distributed system," IEEE Trans. on Parallel and Distributed Systems, Vol. 6, No. 7, pp. 677-686, July 1995.
  43. Tomoo Inoue, Tomoki Yonezawa, Hideo Fujiwara, "Optimal granularity of parallel test generation on the Client-Agent-Server model," Trans. of Information Processing Society of Japan, Vol. 35, No. 8, pp. 1614-1623, Aug. 1994.
  44. 井上智生, 米澤友紀, 藤原秀雄, "テスト生成における並列処理の最適なシステム構成について," 電子情報通信学会論文誌(DI), Vol. J76-D-I, No. 11, pp. 604-612, 1993年11月.
  45. Hideo Fujiwara, Tomoo Inoue, "Optimal granularity of test generation in a distributed system," IEEE Trans. on Computer-Aided Design, No. 8, pp. 885-892, Aug. 1990.

解説記事,コラム: 2

  1. Tomoo Inoue, "A high-level approach to test design," Session 7: Testing, SEMI Technology Symposium 2008, Dec. 2008.
  2. 細川利典, 井上智生, "LSIのRTレベルにおけるテスト容易化設計技術," 電子情報通信学会情報・システムソサイエティ誌, Vol. 8, No. 4, pp. 6-8, 2004年2月.

国際会議,研究会・ワークショップ(査読あり): 105

  1. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki, Tomoo Inoue, "State Assignment for Fault Tolerant Stochastic Computing with Linear Finite State Machines," Proc. ITC-Asia, Sep 2017.
  2. Motoi Fukuda, Hideyuki Ichihara, Tsuyoshi Iwagaki, Tomoo Inoue, "Impact of State Assignment on Error Resilient Stochastic Computing with Linear Finite State Machines," Digest of Papers 17th IEEE Workshop on RTL and High Level Testing , Nov 2016.
  3. Kohta Itani, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, "Exploration of Four-Phase Dual-Rail Asynchronous RTL Design for Delay-Robustness," Digest of Papers 17th IEEE Workshop on RTL and High Level Testing , Nov 2016.
  4. Naoya Kubota, Hideyuki Ichihara, Tsuyoshi Iwagaki, Tomoo Inoue, "Stochastic Number Generation with Internal Signals of Logic Circuits," Proc. SASIMI, Oct 2016.
  5. Tsuyoshi Iwagaki, Syoichi Ohmoto, Hideyuki Ichihara, Tomoo Inoue, "A Prototype of a Hardware SAT Solver for Similar Large Instances and Its Application to Test Generation," Digest of Papers 16th IEEE Workshop on RTL and High Level Testing (WRTLT '15), Nov 2015.
  6. Hideyuki Ichihara, Tomoya Inaoka, Tsuyoshi Iwagaki, Tomoo Inoue, "Logic Simplification by Minterm Complement for Error Tolerant Application," Porc. ICCD, pp. 102-108, Oct 2015.
  7. Tsuyoshi Iwagaki, Yutaro Ishimori, Hideyuki Ichihara, Tomoo Inoue, "Designing area-efficient controllers for multi-cycle transient fault tolerant systems," Proc. 20th IEEE European Test Symposium (ETS '15), May 2015.
  8. Hideyuki Ichihara, Junpei Kamei, Tsuyoshi Iwagaki, Tomoo Inoue, "A practical approach for logic simplification based on fault acceptability for error tolerant application," Proc. 20th IEEE European Test Symposium (ETS '15), May 2015.
  9. Yuki Fukazawa, Hideyuki Ichihara, Tomoo Inoue, "A Fault Tolerant Response Analyzer with Self-Error-Correction Capability," Proc. European Test Symp., May 2015.
  10. Tsuyoshi Iwagaki, Yutaro Ishimori, Tatsuya Nakaso, Hideyuki Ichihara, Tomoo Inoue, "A controller design in high-level synthesis for long duration transient fault tolerance," Digest of Papers 15th IEEE Workshop on RTL and High Level Testing (WRTLT '14), Nov. 2014.
  11. Hideyuki Ichihara, Daiki Sunamori, Shota Ishii, Tsuyoshi Iwagaki, Tomoo Inoue, "Compact and Accurate Stochastic Circuits with Shared Random Number Sources," Proc. IEEE International Conference on Computer Design, pp. 361-366, Oct 2014.
  12. Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara, Tomoo Inoue, "A scheduling algorithm in datapath synthesis for long duration transient fault tolerance," Proc. 17th IEEE Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT '14), pp. 128--133, Oct. 2014.
  13. Hideyuki Ichihara, Tsuyoshi Iwagaki, Tomoo Inoue, "A System-Error-Rate-Oriented Approach to Test Generation for Effective Yield Maximization," IEEE International Workshop on Reliability Aware System Design and Test, Jan. 2014.
  14. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, "A Transient Fault Tolerant Test Pattern Generator for On-line Built-in Self-test," Proc. 22nd IEEE Asian Test Symp., Nov. 2013.
  15. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, "A Design of Error Correctable Response Analyzers for Reliable Built-in Self-test," Digest of Papers 14th IEEE Workshop on RTL and High Level Testing, Nov. 2013.
  16. Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara, Tomoo Inoue, "A Heuristic Algorithm for Operational Unit Binding to Synthesize Multi-Cycle Transient Fault Tolerant Datapaths," Digest of Papers 14th IEEE Workshop on RTL and High Level Testing, Nov. 2013.
  17. Tsuyoshi Iwagaki, Takehiro Mikami, Hideyuki Ichihara, Tomoo Inoue, "Utilizing register transfer level false paths for circuit optimization with a logic synthesis tool," Proc. IEEE Asia Pacific Conference on Circuits and Systems, pp. 615--618, Dec. 2012.
  18. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, "A Study on Error Correctable Test Pattern Generator for Reliable Built-in Self Test ," Workshop on RTL and High Level Testing, Nov. 2012.
  19. Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, Kewal K. Saluja, "Exact and Heuristic Methods of Generating Compact Tests for Hold-time Violations," Workshop on RTL and High Level Testing, Nov. 2012.
  20. Hideyuki Ichihara, Noboru Shimizu, Tsuyoshi Iwagaki, Tomoo Inoue, "Modeling Economics of LSI Design and Manufacturing for Test Design Selection," Proc. ICCD, Oct. 2012.
  21. Kenji Ueda, Fumiyuki Hafuri, Toshiya Mukai, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, "A technique for SAT-based test generation through history of reusing solutions," Proc. 17th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’12), pp. 197-198, Mar. 2012.
  22. Hideyuki Ichihara, Yuka Iwamoto, Yuki Yoshikawa, Tomoo Inoue, "Test Compression Based on Lossy Image Encoding," IEEE Asian Test Symp. (ATS), pp. 273-278, Nov. 2011.
  23. Tsuyoshi Iwagaki, Fumiyuki Hafuri, Kenji Ueda, Toshiya Mukai, Hideyuki Ichihara, Tomoo Inoue, "An approach to hardware SAT solvers for test generation based on instance similarity," 12th IEEE Workshop on RTL and High Level Testing, pp. 69-74, Nov. 2011.
  24. Tomoo Inoue, Hayato Henmi, Yuki Yoshikawa, Hideyuki Ichihara, "High-Level Synthesis for Multi-Cycle Transient Fault Tolerant Datapaths," Proc. IEEE Int. On-Line Testing Symp. (IOLTS), pp. 13-18, July 2011.
  25. Tsuyoshi Iwagaki, Kewal K. Saluja, "Power-constrained test generation for hold-time faults using integer linear programming," Proc. 4th IEEE International Workshop on Impact of Low-Power Design on Test and Reliability (LPonTR '11), pp. 1-2, May 2011.
  26. Tsuyoshi Iwagaki, Kewal K. Saluja, "Indirect detection of clock skew induced hold-time violations on functional paths using scan shift operations," Proc. 14th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS '11), pp. 175-178, Apr. 2011.
  27. Seiji Hirota, Ke Wang, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "Experimental Evaluation of Hybrid RTL Scan Design," Workshop on RTL and High Level Testing, Dec. 2010.
  28. Nobuya Oka, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "A New Class of Acyclically Testable Sequential Circuits with Multiplexers," Workshop on RTL and High Level Testing, Dec. 2010.
  29. Tsuyoshi Iwagaki, Eiri Takeda, Mineo Kaneko, "An approach to test scheduling for asynchronous on-chip interconnects using integer programming," Digest of Papers 11th IEEE Workshop on RTL and High Level Testing (WRTLT '10), pp. 69-74, Dec. 2010.
  30. Yuki Fukazawa, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "A Design of Response Analyzers with Self-Distinguishability in Built-in Self-Test ," International Symposium on Communications and Information Technologies (ISCIT), pp. 732-735, Oct. 2010.
  31. Ryoji Noji, Satoshi Fujie, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "An FPGA-Based Fail-soft System with Adaptive Reconfiguration," 16th IEEE International On-Line Testing Symposium, pp. 127-132, July 2010.
  32. Yuki Yoshikawa, Tomomi Nuwa, Hideyuki Ichihara, Tomoo Inoue, "Hybrid Test Application in Hybrid Delay Scan Design," IEEE Proc. ETS, pp. 247, May 2010.
  33. Tsuyoshi Iwagaki, Eiri Takeda, Mineo Kaneko, "Test scheduling algorithms for delay-insensitive chip area interconnects based on cone partitioning," Proc. 3rd International Workshop on the Impact of Low-Power Design on Test and Reliability (LPonTR '10), pp. 1-2, May 2010.
  34. Tomoo Inoue, Nobukazu Izumi, Yuki Yoshikawa, Hideyuki Ichihara, "A Fast Threshold Test Generation Algorithm Based on 5-Valued Logic," IEEE Proc. DELTA, pp. 345-349, Jan. 2010.
  35. Hideyuki Ichihara, Yujiro Amano, Yuki Yoshikawa, Tomoo Inoue, "A Yield Model of Design for Testability and Repairability," IEEE Proc. RASDAT, pp. 23-28, Jan. 2010.
  36. Tsuyoshi Iwagaki, Mineo Kaneko, "A pseudo-boolean technique for generating compact transition tests with all-output-propagation properties," Proc. IEEE International Symposium on Electronic Design, Test and Applications (DELTA '10), pp. 293-296, Jan. 2010.
  37. Hideyuki Ichihara, Kenta Sutoh, Yuki Yoshikawa, Tomoo Inoue, "A Practical Approach to Threshold Test Generation for Error Tolerant Circuits," IEEE Proc. ATS, Nov. 2009.
  38. Yuki Fukazawa, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "A Design of Concurrently Testable Response Analyzers in Built-in Self-Test," IEEE Digest Papers of WRTLT, pp. 88-93, Nov. 2009.
  39. Ryoji Noji, Satoshi Fujie, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "Reliability and Performance Analysis of FPGA-Based Fault Tolerant System," IEEE Proc. DFTS, pp. 245-253 , Oct. 2009.
  40. Kazuko Hiramoto, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "Test Data Reduction by Test Point Insertion Based on Necessary Assignment," Proc. European Test Symposium (CD-ROM), May 2009.
  41. Nobuya Oka, Chia Yee Ooi, Hideyuki Ichihara, Tomoo Inoue, Hideo Fujiwara, "Test Generation and DFT Based on Partial Thru Testability," Proc. European Test Symposium (CD-ROM), May 2009.
  42. Yuki Yoshikawa, Satoshi Ohtake, Tomoo Inoue, Hideo Fujiwara, "A synthesis method to alleviate over-testing of delay faults based on RTL don't care path identification," VLSI test symposium (VTS09), pp. 71-76, May 2009.
  43. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Safe clocking for the setup and hold timing constraints in datapath synthesis," Proc. 19th ACM Great Lakes symposium on VLSI (GLSVLSI '09), pp. 27-32, May 2009.
  44. Kazuko Hiramoto, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "Test Data Reduction by Test Point Insertion Based on Necessary Assignment," Proc. European Test Symposium (CD-ROM), May 2009.
  45. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "A conjecture on the number of extra registers in safe clocking-based register assignment," Proc. 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI '09), pp. 131-136, Mar. 2009.
  46. Tsuyoshi Iwagaki, Mineo Kaneko, "On the derivation of a minimum test set in high quality transition testing," Proc. IEEE Latin-American Test Workshop (LATW '09), pp. 1-6, Mar. 2009.
  47. Yuki Yoshikawa, Satoshi Ohtake, Tomoo Inoue, Hideo Fujiwara, "Fast False Path Identification Based on Functional Unsensitizability Using RTL Information," Proc. the 14th Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 660-665, Jan. 2009.
  48. Ryoji Noji, Satoshi Fujie, Yuki Yoshikawa, Hideyuki Ichihara, Tomoo Inoue, "Reliability and Performance of FPGA-Based Fault Tolerant Systems," Digest of Papers of 9th Workshop on RTL and High-Level Testing (WRTLT'08), pp. 75-80, Nov. 2008.
  49. Hideyuki Ichihara, Kazuko Hiramoto, Yuki Yoshikawa, Tomoo Inoue, "A Method for Test Data Reduction by Test Point Insertion Based on Necessary Assignment," Digest of Papers of 9th Workshop on RTL and High-Level Testing(WRTLT'08), pp. 105-110, Nov. 2008.
  50. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Safe clocking register assignment in datapath synthesis," Proc. IEEE International Conference on Computer Design (ICCD '08), pp. 120-127, Oct. 2008.
  51. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Minimizing minimum delay compensations for timing variation-aware datapath synthesis," Proc. IEEE Mid-West Symposium on Circuits and Systems (MWSCAS '08), pp. 97-100, Aug. 2008.
  52. Tsuyoshi Iwagaki, Satoshi Ohtake, "Generation of power-constrained scan tests and its difficulty," Proc. IEEE International Design and Test Workshop (IDT '07), pp. 71-76, Dec. 2007.
  53. Tsuyoshi Iwagaki, Satoshi Ohtake, Mineo Kaneko, Hideo Fujiwara, "Efficient path delay test generation based on stuck-at test generation using checker circuitry," Proc. IEEE/ACM International Conference on Computer-Aided Design (ICCAD '07), pp. 418-423, Nov. 2007.
  54. Hideyuki Ichihara, Yukinori Setohara, Yusuke Nakashima, Tomoo Inoue, "Test Compression / Decompression Based on JPEG VLC Algorithm," Proc. Asian Test Symposium, pp. 87-90, Oct. 2007.
  55. Nobuya Oka, Chia Yee Ooi, Hideyuki Ichihara, Tomoo Inoue, Hideo Fujiwara, "An Extended Class of Acyclically Testable Circuits," Dig. of Papers of 8th Workshop on RTL and High-Level Testing (WRTLT'07), Oct. 2007.
  56. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Structural robustness of datapaths against delay-variations," Proc. 14th Workshop on Synthesis and System Integration of Mixed Information Technology (SASIMI '07), pp. 272-279, Oct. 2007.
  57. Tomokazu Yoneda, Akiko Shuto, Hideyuki Ichihara, Tomoo Inoue, Hideo Fujiwara, "TAM Design and Optimization for Transparency-based SoC Test," Proc. VLSI Test Symp., pp. 381-386, May 2007.
  58. Tomoo Inoue, Takashi Fujii, Hideyuki Ichihara, "Optimal Contexts for the Self-Test of Coarse Grain Dynamically Reconfigurable Processors," Proc. European Test Symp., pp. 117-122, May 2007.
  59. Tomokazu Yoneda, Akiko Shuto, Hideyuki Ichihara, Tomoo Inoue, Hideo Fujiwara, "An Optimal Test Bus Design for Transparency-based SoC Test," Workshop on RTL and High Level Testing, pp. 21-26, Nov. 2006.
  60. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "A new test generation model for broadside transition testing of partial scan circuits," Proc. 14th IFIP/IEEE/ACM International Conference on Very Large Scale Integration (VLSI-SoC '06), pp. 308-313, Oct. 2006.
  61. Tomoyuki Saiki, Hideyuki Ichihara, Tomoo Inoue, "A Reconfigurable Embedded Decompressor for Test Compression," Proc. IEEE International Workshop on Electronic Design, Test & Applications (DELTA2006), pp. 301-306, Jan. 2006.
  62. Hideyuki Ichihara, Naoki Okamoto, Tomoo Inoue, Toshinori Hosokawa, Hideo Fujiwara, "An Effective Design for Hierarchical Test Generation Based on Strong Testability," Proc. IEEE Asian Test Symposium, pp. 288-293, Dec. 2005.
  63. Kazuko Kambe, Tsuyoshi Iwagaki, Michiko Inoue, Hideo Fujiwara, "Efficient constraint extraction for template-based processor self-test generation," Proc. 14th IEEE Asian Test Symposium (ATS '05), pp. 444-447, Dec. 2005.
  64. Tomoo Inoue, Yudai Kawahara, Hideyuki Ichihara, "A method for designing hierarchically testable datapaths based on fixed-control testability," Workshop on RTL and High Level Testing, pp. 174-179, July 2005.
  65. Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue, Hideo Fujiwara, "A low power deterministic test using scan chain disable technique," Digest of Papers 6th IEEE Workshop on RTL and High Level Testing (WRTLT '05), pp. 184-191, July 2005.
  66. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "Acceleration of transition test generation for acyclic sequential circuits utilizing constrained combinational stuck-at test generation," Proc. 10th IEEE European Test Symposium (ETS '05), pp. 48-53, May 2005.
  67. Michihiro Shintani, Toshimasa Ohara, Hideyuki Ichihara, Tomoo Inoue, "A Huffman-based coding with efficient test application," Proc. ASP-DAC, pp. 75-78, Jan. 2005.
  68. Hideyuki Ichihara, Masakuni Ochi, Michihiro Shintani, Tomoo Inoue, "A Test Decompression Scheme for Variable-Length Coding," IEEE Proc. Asian Test Symp., pp. 426-431, Nov. 2004.
  69. Michihiro Shintani, Toshimasa Ohara, Hideyuki Ichihara, Tomoo Inoue, "A Test Compression Algorithm for Reducing Test Application Time," 5th Workshop on RTL and High Level Testing, pp. 53-58, Nov. 2004.
  70. D. K. Das, Tomoo Inoue, S. Chakraborty, Hideo Fujiwara, "Max-Testable Class of Sequential Circuits having Combinational Test Generation Complexity," IEEE Proc. Asian Test Symp., pp. 342-347, Nov. 2004.
  71. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "A design methodology to realize delay testable controllers using state transition information," Proc. 9th IEEE European Test Symposium (ETS '04), pp. 168-173, May 2004.
  72. Hideyuki Ichihara, Michihiro Shintani, Toshimasa Ohara, Tomoo Inoue, "Test Response Compression Based on Huffman Coding," Proc. Asian Test symposium, pp. 446-449, Nov. 2003.
  73. Tomoo Inoue, Naoki Okamoto, Hideyuki Ichihara, Toshinori Hosokawa, Hideo Fujiwara, "An Improvement of a Test Plan Generation Algorithm for Hierarchical Test Based on Strong Testability," Workshop on RTL and High Level Testing, pp. 37-42, Nov. 2003.
  74. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "An approach to non-scan design for delay fault testability of controllers," Digest of Papers 4th IEEE Workshop on RTL and High Level Testing (WRTLT '03), pp. 79-85, Nov. 2003.
  75. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "Reducibility of sequential test generation to combinational test generation for several delay fault models," Proc. 12th IEEE Asian Test Symposium (ATS '03), pp. 58-63, Nov. 2003.
  76. Tsuyoshi Iwagaki, Satoshi Ohtake, Hideo Fujiwara, "A path delay test generation method for sequential circuits based on reducibility to combinational test generation," Digest of Papers 8th IEEE European Test Workshop (ETW '03), pp. 307-312, May 2003.
  77. Hideyuki Ichihara, Tomoo Inoue, "Test Generation for Acyclic Sequential Circuits with Single Stuck-at Fault Combinational ATPG," Proc. DATE03, pp. 1180-1181, Mar. 2003.
  78. Hideyuki Ichihara, Kozo Kinoshita, Kohji Isodono, Shigeki Nishikawa, "Channel Width Test Data Compression under a Limited Number of Test Inputs and Outputs," Proc. the 16th International Conference on VLSI Design, pp. 329-334, Jan. 2003.
  79. Tomoo Inoue, Tomokazu Miura, Akio Tamura, Hideo Fujiwara, "A scheduling method in high-level synthesis for acyclic partial scan design," Proc. 11th IEEE Asian Test Symposium, pp. 128-133, Nov. 2002.
  80. Tomoo Inoue, Hideo Fujiwara, "A partial scan design with orthogonal scan paths," 3rd Workshop on RTL and High Level Testing, Nov. 2002.
  81. Hideyuki Ichihara, Tomoo Inoue, "Generating Small Test Sets for Test Compression / Decompression Using Statistical Coding," The First International Workshop on Electronic Design, Test & Applications, pp. 396-400, Jan. 2002.
  82. Tomoo Inoue, Tomokazu Miura, Akio Tamura, Hideo Fujiwara, "A scheduling method in high-level synthesis for RTL acyclic partial scan design," 2nd Workshop on RTL ATPG and DFT, Nov. 2001.
  83. Hideyuki Ichihara, Atsuhiro Ogawa, Tomoo Inoue, Akio Tamura, "Dynamic Test Compression Using Statistical Coding," The Tenth Asian Test Symposium, pp. 143-148, ? 2001.
  84. Tomoo Inoue, D. K. Das, Chiiho Sano, Takahiro Mihara, Hideo Fujiwara, "Test generation for acyclic sequential circuits with hold registers," Proc. International Conf. on Computer Aided Design, pp. 550-556, Nov. 2000.
  85. Tomoo Inoue, D. K. Das, Chiiho Sano, Takahiro Mihara, Hideo Fujiwara, "Test generation and design-for-testability based on acyclic structure with hold registers," 1st Workshop on RTL ATPG and DFT, Sept. 2000.
  86. Hideyuki Ichihara, Kozo Kinoshita, Irith Pomeranz, S. M. Reddy, "Test Transformation to improve Compaction by Statistical Encoding," The VLSI Design 2000 Conference, pp. 294-299, Jan. 2000.
  87. Hideyuki Ichihara, Seiji Kajihara, Kozo Kinoshita, "On An Effective Selection of IDDQ Measurement Vectors for Sequential Circuits," The Eighth Asian Test Symposium, pp. 147-152, Nov. 1999.
  88. Toshinori Hosokawa, Tomoo Inoue, Toshihiro Hiraoka, Hideo Fujiwara, "Static and dynamic test sequence compaction methods for acyclic sequential circuits using a time exp," Proc. 8th IEEE Asian Test Symp., pp. 192-199, Nov. 1999.
  89. Tomoya Takasaki, Tomoo Inoue, Hideo Fujiwara, "A high-level synthesis approach to partial scan design based on acyclic structure," Proc. 8th IEEE Asian Test Symp., pp. 309-314, Nov. 1999.
  90. Hideyuki Ichihara, Seiji Kajihara, Kozo Kinoshita, "On test generation with a Limited Number of Tests," Proc. Ninth Great Lakes Symposium on VLSI, pp. 12-15, Mar. 1999.
  91. Tomoo Inoue, Toshinori Hosokawa, Takahiro Mihara, Hideo Fujiwara, "An optimal time expansion model based on combinational ATPG for RT level circuits," Proc. IEEE the 7th Asian Test Symp., pp. 190-197, Dec. 1998.
  92. Tomoya Takasaki, Tomoo Inoue, Hideo Fujiwara, "Partial scan design methods based on internally balanced structure," Proc. Asia and South Pacific Design Automation Conference, pp. 211-216, Feb. 1998.
  93. Hideyuki Ichihara, Seiji Kajihara, Kozo Kinoshita, "An Efficient Procedure for Obtaining Implication Relations and Its Application to Redundancy Identif," Proc. The Seventh Asian Test Symposium, pp. 58-63, ? 1998.
  94. Hideyuki Ichihara, Kozo Kinoshita, "On Acceleration of Logic Circuit Optimization Using Implication Relations," Proc. The Sixth Asian Test Symposium, pp. 222-227, Dec. 1997.
  95. Tomoo Inoue, Satoshi Miyazaki, Hideo Fujiwara, "On the complexity of universal fault diagnosis for Look-up table FPGAs," Proc. Sixth IEEE Asian Test Symp., pp. 276-281, Nov. 1997.
  96. Hiroyuki Michinishi, Tokumi Yokohira, T. Okamoto, Tomoo Inoue, Hideo Fujiwara, "Testing for the programming circuit of LUT-based FPGAs," Proc. Sixth IEEE Asian Test Symp., pp. 242-247, Nov. 1997.
  97. Tomoo Inoue, Hideo Fujiwara, "Sequential test generation based on circuit pseudo-transformation," Proc. Sixth IEEE Asian Test Symp., Nov 1997.
  98. Tomoo Inoue, Toshimitsu Masuzawa, Hiroshi Youra, Hideo Fujiwara, "An approach to the synthesis of synchronizable finite state machines with partial scan," Proc. 1996 IEEE Asian Test symposium, pp. 130-135, Nov. 1996.
  99. Hiroyuki Michinishi, Tokumi Yokohira, T. Okamoto, Tomoo Inoue, Hideo Fujiwara, "A test methodology for interconnect structures of LUT-based FPGAs," Proc. Fifth IEEE Asian Test symposium, pp. 68-74, Nov. 1996.
  100. Tomoo Inoue, Hideo Fujiwara, Hiroyuki Michinishi, Tokumi Yokohira, T. Okamoto, "Universal test complexity of field-programmable gate arrays," Proc. fourth IEEE Asian Test Symposium, pp. 259-265, Nov. 1995.
  101. Tomoo Inoue, H. Maeda, Hideo Fujiwara, "A scheduling problem in test generation," Proc. IEEE VLSI Test Symposium, pp. 344-349, Apr. 1995.
  102. Tomoo Inoue, Takashi Fujii, Hideo Fujiwara, "On the performance analysis of parallel processing for test generation," Proc. 3rd IEEE Asian Test Symposium, pp. 69-74, Nov. 1994.
  103. Tomoo Inoue, Tomoki Yonezawa, Hideo Fujiwara, "An optimal scheme of parallel processing for test generation in a distributed system," Proc. 2nd IEEE Asian Test Symposium, pp. 8-13, Nov. 1993.
  104. Hideo Fujiwara, Tomoo Inoue, "Analysis of parallel processing for test generation in a distributed system," Dig. 1989 Joint Symp. on Fault Tolerant Computing, pp. 128-133, Nov. 1989.
  105. Hideo Fujiwara, Tomoo Inoue, "Optimal granularity of test generation in a distributed system," Proc. IEEE Int. Conf. on Computer-Aided Design, pp. 158-161, ? 1989.

研究会・ワークショップ,テクニカルレポート: 131

  1. 岩崎真弥, 市原英行, 岩垣剛, 井上智生, "エラートレラントアプリケーションのための論理回路の許容関数を用いた簡単化手法について," 信学技報, vol. 116, no. 478, VLD2016-128, pp. 145-150, 2017年3月.
  2. 杉野達美, 市原英行, 岩垣剛, 井上智生, "ストカスティック反復による積和演算アーキテクチャ ," 信学技報, vol. 116, no. 478, VLD2016-130, pp. 157-162, 2017年3月.
  3. 川嶋聖也, 岩垣剛, 市原英行, 井上智生, "精度切り替え可能な演算回路の設計とその応用について," 機能集積情報システム研究会, 2017年3月.
  4. 塩山創, 岩垣剛, 市原英行, 井上智生, "Zynq を用いた相互再構成型耐故障システムの実装," 機能集積情報システム研究会, 2017年3月.
  5. 藤葉麻紀, 久保田直弥, 市原英行, 岩垣剛, 井上智生, "ストカスティックコンピューティングのための 論理回路の内部信号を利用した乱数生成について," FTC研究会, 2017年1月.
  6. 福田基, 市原英行, 岩垣剛, 井上智生, "耐ソフトエラーを指向したストカスティックコンピューティングのための有限状態機械の状態割当てについて," 信学技報, pp. 7-12, 2016年6月.
  7. 三藤泰武, 川嶋聖也, 岩垣剛, 市原英行, 井上智生, "自動追従制御のサイバーフィジカルモデルとその実装," 機能集積情報システム研究会, 2016年3月.
  8. 石森裕太郎, 川嶋聖也, 三藤泰武, 岩垣剛, 市原英行, 井上智生, "ディペンダビリティを考慮したサイバーフィジカルシステムのモデル化について," 機能集積情報システム研究会, 2016年3月.
  9. 久保田直弥, 市原英行, 岩垣剛, 井上智生, "ストカスティック数生成のための 論理回路の内部信号値を利用した乱数列," 電子情報通信学会総合大会講演論文集, 2016年3月.
  10. 高森研輔, 市原英行, 岩垣剛, 井上智生, "連続ビット系列の動的共有によるストカスティックコンピューティングの高速化 ," 信学技報, vol. 115, no. 449, DC2015-89, pp. 19-24, 2016年2月.
  11. Hideyuki Ichihara, Shota Ishii, Daiki Sunamori, Tsuyoshi Iwagaki, Tomoo Inoue, "Compact and Accurate Stochastic Circuits with Shared Random Number Sources," ACSI, Jan 2016.
  12. 猪谷孝太, 岩垣剛, 市原英行, 井上智生, "ハンドシェイク遅延を考慮した4相2線式非同期システムの高位合成におけるスケジューリングアルゴリズム," 信学技報, vol. 115, no. 339, DC2015-56, pp. 147-152, 2015年12月.
  13. 福田基, 市原英行, 岩垣剛, 井上智生, "ストカスティックコンピューティングにおける論理縮退故障の 演算精度に対する影響," FTC研究会, 2015年7月.
  14. 杉野達美, 市原英行, 岩垣剛, 井上智生, "ストカスティックコンピューティングに基づくディジタルフィルタ回路 の演算精度と面積に関する考察," 機能集積情報システム研究会, 2015年6月.
  15. 猪谷孝太, 岩垣剛, 市原英行, 井上智生, "依存性グラフを用いた 4 相 2 線式非同期回路の高位設計支援システム," 機能集積情報システム研究会, 2015年3月.
  16. 稲岡智哉, 市原英行, 岩垣剛, 井上智生, "エラートレラントアプリケーションのための論理合成におけるドントケア拡大について," 信学技報 (VLD2014-89), Vol. 114, No. 328, pp. 103--108, 2014年11月.
  17. 大元将一, 岩垣剛, 市原英行, 井上智生, "複数のインスタンスを対象としたハードウェアSATソルバに関する考察," 機能集積情報システム研究会(FIIS-14-382), 2014年10月.
  18. 大嶺慶太, 稲岡智哉, 市原英行, 岩垣剛, 井上智生, "許容関数を用いたエラートレラントアプリケーションのための論理回路簡単化," 機能集積情報システム研究会, 2014年3月.
  19. 石井章太, 砂盛大貴, 市原英行, 岩垣剛, 井上智生, "相関を持つストカスティック数の演算精度に与える影響に関する考察," 信学技報 (VLD2013-147), Vol. 113, No. 454, pp. 79--84, 2014年3月.
  20. 森拓馬, 大元将一, 岩垣剛, 市原英行, 井上智生, "Dual-FPGAアーキテクチャに基づく相互再構成型耐故障システムの実装," 信学技報 (DC2013-90), Vol. 113, No. 430, pp. 67--72, 2014年2月.
  21. 高森研輔, 市原英行, 岩垣剛, 井上智生, "システム誤り率を考慮した実効歩留まり最大化のためのテスト生成について," FTC研究会, 2014年1月.
  22. 砂盛大貴, 大石卓也, 石井章太, 市原英行, 岩垣剛, 井上智生, "ストカスティックコンピューティングによる画像処理のFPGA実装," 機能集積情報システム研究会, 2013年11月.
  23. 石森裕太郎, 中祖達也, 岩垣剛, 市原英行, 井上智生, "耐マルチサイクル過渡故障を指向した高位合成におけるコントローラの設計について," 信学技報 (DC2013-34), Vol. 113, No. 321, pp. 45-50, 2013年11月.
  24. 砂盛大貴, 大石卓也, 石井章太, 市原英行, 岩垣剛, 井上智生, "ストカスティックコンピューティングによる画像処理のFPGA実装," 機能集積情報システム研究会, 2013年11月.
  25. 稲岡智哉, 市原英行, 岩垣剛, 井上智生, "反転条件緩和による低消費電力指向バス反転回路の設計," 第12回情報科学技術フォーラム講演論文集, 2013年9月.
  26. 亀井惇平, 松木伸伍, 岩垣剛, 市原英行, 井上智生, "エラートレラントアプリケーションのための多重縮退故障を用いた論理簡単化アルゴリズム," 信学技報 (VLD2012-136), Vol. 112, No. 451, pp. 1-6, 2013年3月.
  27. 稲岡智哉, 亀井惇平, 市原英行, 岩垣剛, 井上智生, "低消費電力を指向したバス反転回路の論理簡単化に関する考察," 機能集積情報システム研究会, pp. 1-6, 2013年3月.
  28. 松木伸伍, 亀井惇平, 岩垣剛, 市原英行, 井上智生, "エラートレラントアプリケーションのための論理回路簡単化における必須割当てを利用した許容故障判定法," 信学技報, Vol. 112, No. 429, pp. 49-54, 2013年2月.
  29. 向井俊矢, 上田健司, 岩垣剛, 市原英行, 井上智生, "解の再利用によるテスト生成のためのハードウェアSATソルバの実装," 信学技報 (DC2012-80), Vol. 112, No. 429, pp. 1-6, 2013年2月.
  30. 櫻田正明, 岩垣剛, 市原英行, 井上智生, "過剰テスト緩和のためのテスト生成モデルと故障の許容性に基づくテストへの応用," 信学技報, Vol. 112, No. 362, pp. 21-26, 2012年12月.
  31. 中祖達也, 大窪凉子, 岩垣剛, 市原英行, 井上智生, "耐過渡故障データパス合成における演算器バインディングのためのヒューリスティックアルゴリズム," 信学技報 (DC2012-50), Vol. 112, No. 321, pp. 147-152, 2012年11月.
  32. 上田健司, 岩垣剛, 市原英行, 井上智生, "解の再利用を用いたSATに基づくテスト生成におけるインスタンス順序と変数割当順序の決定法," 信学技報 (DC2012-49), Vol. 112, No. 321, pp. 141-146, 2012年11月.
  33. 深澤祐樹, 岩垣剛, 市原英行, 井上智生, "高信頼組込み自己テストのための耐故障テスト生成器に関する考察," 信学技報, Vol. 112, No. 102, pp. 15-20, 2012年6月.
  34. 亀井惇平, 松木伸伍, 岩垣剛, 市原英行, 井上智生, "許容故障に基づく論理回路簡単化における許容性判定手続きに関する考察," 機能集積情報システム研究会, pp. 1-6, 2012年6月.
  35. 三上雄大, 岩垣剛, 市原英行, 井上智生, "論理合成ツールを用いた論理最適化におけるRTLフォールスパスの活用 ," 信学技報 (VLD2012-130), Vol. 111, No. 450, pp. 61-66, 2012年3月.
  36. 面林康太, 岩垣剛, 市原英行, 井上智生, "色差に着目した低電力色補間回路の設計に関する考察," 信学技報 (VLD2012-143), Vol. 111, No. 450, pp. 139-144, 2012年3月.
  37. 大岡賢昂, 岩垣剛, 市原英行, 井上智生, "コードレスサイクルに着目した部分スルー可検査性に基づくテスト容易化設計法," 機能集積情報システム研究会, pp. 1-6, 2012年3月.
  38. 竹内宏和, 岩垣剛, 市原英行, 井上智生, "SRAM型FPGAを用いた故障状況対応型システムのリカバリ機構に関する考察," 信学技報, pp. 1-6, 2012年3月.
  39. 祝史行, 上田健司, 向井俊矢, 市原英行, 井上智生, "インスタンスの類似性に着目した充足可能性問題に基づくテスト生成," 第13回IEEE広島支部学生シンポジウム, pp. 373-376, 2011年11月.
  40. 志水昂, 岩垣剛, 市原英行, 井上智生, "テスト設計選択のためのLSI 設計製造コストモデル," 信学技報 (DC2011-47), Vol. 111, No. 325, pp. 115-120, 2011年11月.
  41. 深澤祐樹, 市原英行, 井上智生, "テスト可能な応答圧縮器におけるマルチサイクルシグネチャの効果について ," 信学技報, Vol. 111, No. 100, pp. 5-10, 2011年6月.
  42. Tsuyoshi Iwagaki, Kewal K. Saluja, "On indirect detection of functional hold-time violations using scan shift operations," IEICE Technical Report (FIIS-11-298), pp. 1-5, Mar. 2011.
  43. 岩本由香, 吉川祐樹, 市原英行, 井上智生, "画像伸張回路を用いた組込みテスト生成に関する実験的考察 ," 信学技法, Vol. 110, No. 317, pp. 43-48, 2010年11月.
  44. 邊見勇登, 吉川祐樹, 市原英行, 井上智生, "マルチサイクル故障に耐性を持つデータパスのためのバインディング法 ," 信学技報, Vol. 110, No. 317, pp. 25-30, 2010年11月.
  45. 吉川祐樹, 丸谷瞬, 市原英行, 井上智生, "ロバストテスト可能データパスを指向した高位合成におけるバインディング法," 信学技報, Vol. 110, No. 106, pp. 13-18, 2010年6月.
  46. 岡伸也, 吉川祐樹, 市原英行, 井上智生, "スイッチの機能を考慮した部分スルー可検査性に関する研究," 信学技報, Vol. 110, No. 106, pp. 7-11, 2010年6月.
  47. 武田英理, 岩垣剛, 金子峰雄, "コーン分割を用いた非同期インターコネクトの効率的なテストスケジューリング法," 機能集積情報システム研究会, pp. 1-6, 2010年3月.
  48. 宮口拓己, 吉川祐樹, 市原英行, 井上智生, , "ディジタルフィルタにおける故障の許容性に関する考察 ," 信学技報, Vol. 109, No. 416, pp. 63-68, 2010年2月.
  49. 藤恵里司, 野地亮志, 吉川祐樹, 市原英行, 井上智生, "SRAM型FPGAによる故障状況に適応可能な漸次縮退システムの実装," 信学技報 (RECONF2010-1), Vol. 109, No. 393, pp. 149-154, 2010年1月.
  50. 天野雄二郎, 吉川祐樹, 市原英行, 井上智生, "テスト容易性と救済可能性を考慮した歩留まりモデルに関する考察 ," 信学技法, Vol. 109, No. DC-316 , pp. 89-94, 2009年12月.
  51. Tsuyoshi Iwagaki, Mineo Kaneko, "A heuristic approach to detecting transition faults at all circuit outputs," Proc. IEICE Society Conference, pp. 54, Sept. 2009.
  52. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Resource sharing and scheduling algorithms against variation of control timings," IEICE Technical Report (VLD2009-10), July 2009.
  53. 出水伸和, 吉川祐樹, 市原英行, 井上智生, "閾値テストのための5値論理に基づくテスト生成アルゴリズムに関する考察," 信学技法(DC2009-12), Vol. 109, No. 95, pp. 13-18, 2009年6月.
  54. 深澤祐樹, 吉川祐樹, 市原英行, 井上智生, "組込み自己テストにおけるテスト可能な応答圧縮器の設計について," 信学技法, Vol. 109, No. 11, pp. 37-42, 2009年4月.
  55. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Safe clocking based datapath synthesis for the setup and hold timing constraints," 22nd Workshop on Circuits and Systems in Karuizawa, pp. 432-437, Apr. 2009.
  56. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Adjustable safe clocking and relevant register assignment in datapath synthesis," IEICE Technical Report (VLD2008-130), pp. 23-28, Mar. 2009.
  57. 中島佑介, 吉川祐樹, 市原英行, 井上智生, "故障の許容性に基づく閾値テスト生成アルゴリズムの高速化," 信学技報, Vol. 108, No. 431, pp. 1-6, 2009年2月.
  58. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "A note on the number of extra registers in safe clocking-based register assignment," IEICE Technical Report (CAS2008-90), pp. 147-152, Jan. 2009.
  59. 周藤健太, 吉川祐樹, 市原英行, 井上智生, "故障の許容性に基づく閾値テスト生成のための回路モデル," 信学技報, Vol. 108, No. 352, pp. 5-10, 2008年12月.
  60. 平本和子, 吉川祐樹, 市原英行, 井上智生, "テストデータ削減のための必須割当に基づくテストポイント挿入法," 信学技報, Vol. 108, No. 299, pp. 121-126, 2008年11月.
  61. 怒和友美, 吉川祐樹, 市原英行, 井上智生, "伝搬支配性に着目した遅延テストのためのハイブリッドスキャン設計," 信学技報, Vol. 108, No. 299, pp. 127-132, 2008年11月.
  62. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Delay variability-aware datapath synthesis based on safe clocking for setup and hold timing constraints," IEICE Technical Report (VLD2008-85), pp. 151-156, Nov. 2008.
  63. Tsuyoshi Iwagaki, Mineo Kaneko, "An integer programming for generating high quality transition tests," IEICE Technical Report (DC2008-29), pp. 7-12, Nov. 2008.
  64. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, "Delay variation-aware datapath synthesis based on register clustering," IEICE Technical Report (VLD2008-51), pp. 25-30, Sept. 2008.
  65. 井上恵介, 金子峰雄, 岩垣剛, "データパス合成における順序制約付レジスタ割り当て問題の解法," DA シンポジウム, pp. 115-120, 2008年8月.
  66. 井上恵介, 金子峰雄, 岩垣剛, "高位合成における順序制約付レジスタ割り当て," 信学技法(CAS2008-20), pp. 7-12, 2008年6月.
  67. 野地亮志, 藤恵里司, 吉川祐樹, 市原英行, 井上智生, "FPGAを用いた耐故障システムの信頼性と性能に関する考察," 信学技報, Vol. 108, No. 15, pp. 19-24, 2008年4月.
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