発表リスト

著書（分担執筆）
  1. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Broadside transition test generation for partial scan circuits through stuck-at test generation,” in a chapter of VLSI-SoC: research trends in VLSI and systems on chip, Editors: G. De Micheli, S. Mir and R. Reis, Springer, pp. 301–316, 2007.
論文誌（査読あり）
  1. 可児 冬弥, 市原 英行, 岩垣 剛, 井上 智生, “シグモイド関数のゲインに着目した完全ストカスティック計算ニューロンの設計,” 電子情報通信学会論文誌D, Vol. J104-D, No. 7, pp. 552–561, July 2021.
  2. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki, Tomoo Inoue, “Transient fault tolerant state assignment for stochastic computing based on linear finite state machines,” IEICE Trans. Fundamentals, Vol. E103-A, No. 12, pp. 1464–1471, 2020.
  3. Hideyuki Ichihara, Tatsuyoshi Sugino, Shota Ishii, Tsuyoshi Iwagaki and Tomoo Inoue, “Compact and accurate digital filters based on stochastic computing,” IEEE Trans. on Emerging Topics in Computing, vol. 7, no. 1, pp. 31-43, Jan.-March 2019. (Date of Publication: 13 September 2016)
  4. Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko, “Flexible test scheduling for an asynchronous on-chip interconnect through special data transfer,” IEICE Trans. on Fundamentals, E94-A, No. 12, pp. 2563–2570, Dec 2011.
  5. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Backward-data-direction clocking and relevant optimal register assignment in datapath synthesis,” IEICE Trans. on Fundamentals, Vol. E94-A, No. 4, pp. 1067–1081, April 2011.
  6. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Optimal register assignment with minimum-path delay compensation for variation-aware datapaths,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E92-A, No. 4, pp. 1096–1105, Apr. 2009.
  7. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Novel register sharing in datapath for structural robustness against delay variation,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E91-A, No. 4, pp. 1044–1053, Apr. 2008.
  8. Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara, “A low power deterministic test using scan chain disable technique,” IEICE Trans. on Information and Systems, Vol. E89-D, No. 6, pp. 1931-1939, June 2006.
  9. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A design scheme for delay testing of controllers using state transition information,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences (Special Section on VLSI Design and CAD Algorithms), Vol. E87-A, No. 12, pp. 3200-3207, Dec. 2004.
  10. 岩垣 剛, 大竹 哲史, 藤原 秀雄, “不連続再収斂順序回路の遅延故障に対するテスト生成法,” 電子情報通信学会論文誌 (DI), Vol. J86-D-I, No. 12, pp. 872-883, Dec. 2003.
国際会議／シンポジウム／ワークショップ（査読あり）
  1. Hideyuki Ichihara, Yuki Maeda, Tsuyoshi Iwagaki and Tomoo Inoue, “State encoding with stochastic numbers for transient fault tolerant linear finite state machines,” Proc. 32nd IEEE Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT ’19), pp. 1–6, Oct. 2019.
  2. Tsuyoshi Iwagaki, Sho Yuasa, Hideyuki Ichihara and Tomoo Inoue, “An empirical approach to RTL scan path design focusing on structural interpretation in logic synthesis,” Proc. 3rd IEEE International Test Conference in Asia (ITC-Asia ’19), pp. 55–60, Sep. 2019.
  3. Sho Yuasa,  Tsuyoshi Iwagaki, Ichihara and Tomoo Inoue, “Effective utilization of register-transfer paths based on enhancing multiplexer functions in RTL scan design,” Digest of Papers 19th IEEE Workshop on RTL and High Level Testing (WRTLT ’18), 6 pages, Oct. 2018.
  4. Tsuyoshi Iwagaki, Sho Yuasa, Hideyuki Ichihara and Tomoo Inoue, “Experimental evaluation of test cost reduction by scan chain testing in RTL scan circuits,” Digest of Papers 18th IEEE Workshop on RTL and High Level Testing (WRTLT ’17), 6 pages, Nov. 2017.
  5. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki and Tomoo Inoue, “State assignment for fault tolerant stochastic computing with linear finite state machines,” Proc. 1st International Test Conference in Asia (ITC-Asia ’17), pp. 156–161, Sept. 2017.
  6. Tsuyoshi Iwagaki, Kohta Itani, Hideyuki Ichihara and Tomoo Inoue, “Exploration of four-phase dual-rail asynchronous RTL design for delay-robustness,” Digest of Papers 17th IEEE Workshop on RTL and High Level Testing (WRTLT ’16), 6 pages, Nov. 2016.
  7. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki and Tomoo Inoue, “Impact of state assignment on error resilient stochastic computing with linear finite state machines,” Digest of Papers 17th IEEE Workshop on RTL and High Level Testing (WRTLT ’16), 6 pages, Nov. 2016.
  8. Naoya Kubota, Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue, “Stochastic number generation with internal signals of logic circuits,” Proc. 20th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’16), 2 pages, Oct. 2016
  9. Tsuyoshi Iwagaki, Shoichi Ohmoto, Hideyuki Ichihara and Tomoo Inoue, “A prototype of a hardware SAT solver for similar large instances and its application to test generation,” Digest of Papers 16th IEEE Workshop on RTL and High Level Testing (WRTLT ’15), 5 pages, Nov. 2015.
  10. Hideyuki Ichihara, Tomoya Inaoka, Tsuyoshi Iwagaki and Tomoo Inoue, “Logic simplification by minterm complement for error tolerant application,” Proc. IEEE International Conference on Computer Design (ICCD ’15), pp. 94–100, Oct. 2015.
  11. Tsuyoshi Iwagaki, Yutaro Ishimori, Hideyuki Ichihara and Tomoo Inoue, “Designing area-efficient controllers for multi-cycle transient fault tolerant systems,” Proc. 20th IEEE European Test Symposium (ETS ’15), 2 pages, May 2015.
  12. Hideyuki Ichihara, Junpei Kamei, Tsuyoshi Iwagaki and Tomoo Inoue, “A practical approach for logic simplification based on fault acceptability for error tolerant application,” Proc. 20th IEEE European Test Symposium (ETS ’15), 2 pages, May 2015.
  13. Tsuyoshi Iwagaki, Yutaro Ishimori, Tatsuya Nakaso, Hideyuki Ichihara and Tomoo Inoue, “A controller design in high-level synthesis for long duration transient fault tolerance,” Digest of Papers 15th IEEE Workshop on RTL and High Level Testing (WRTLT ’14), 6 pages, Nov. 2014.
  14. Hideyuki Ichihara, Shota Ishii, Daiki Sunamori, Tsuyoshi Iwagaki and Tomoo Inoue, “Compact and accurate stochastic circuits with shared random number sources,” Proc. IEEE International Conference on Computer Design (ICCD ’14), pp. 361–366, Oct. 2014.
  15. Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara and Tomoo Inoue, “A scheduling algorithm in datapath synthesis for long duration transient fault tolerance,” Proc. 17th IEEE Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT ’14), pp. 128–133, Oct. 2014.
  16. Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue, “A system-error-rate-oriented approach to test generation for effective yield maximization,” 5th IEEE International Workshop on Reliability Aware System Design and Test (RASDAT ’14), Jan. 2014.
  17. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, “A Design of Error Correctable Response Analyzers for Reliable Built-in Self-test,” Digest of Papers 14th IEEE Workshop on RTL and High Level Testing (WRTLT ’13), Nov. 2013.
  18. Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara, Tomoo Inoue, “A heuristic algorithm for operational unit binding to synthesize multi-cycle transient fault tolerant datapaths,” Digest of Papers 14th IEEE Workshop on RTL and High Level Testing (WRTLT ’13), Nov. 2013.
  19. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue, “A transient fault tolerant test pattern generator for on-line built-in self-test,” Proc. 22nd IEEE Asian Test Symposium (ATS ’13), pp. 85–90, Nov. 2013.
  20. Tsuyoshi Iwagaki, Takehiro Mikami, Hideyuki Ichihara and Tomoo Inoue, “Utilizing register transfer level false paths for circuit optimization with a logic synthesis tool,” Proc. IEEE Asia Pacific Conference on Circuits and Systems (APCCAS ’12), pp. 615–618, Dec. 2012.
  21. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue, “A study on error correctable test pattern generator for reliable built-in self test,” Digest of Papers 13th IEEE Workshop on RTL and High Level Testing (WRTLT ’12), pp. 3.3.1–3.3.4, Nov. 2012.
  22. Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue and Kewal K. Saluja, “Exact and heuristic methods of generating compact tests for hold-time violations,” Digest of Papers 13th IEEE Workshop on RTL and High Level Testing (WRTLT ’12), pp. 4.2.1–4.2.6, Nov. 2012.
  23. Hideyuki Ichihara, Noboru Shimizu, Tsuyoshi Iwagaki and Tomoo Inoue, “Modeling economics of LSI design and manufacturing for test design selection,” Proc. IEEE International Conference on Computer Design (ICCD ’12), pp. 516–517, Sep. 2012.
  24. Kenji Ueda, Fumiyuki Hafuri, Toshiya Mukai, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue, “A technique for SAT-based test generation through history of reusing solutions,” Proc. 17th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’12), pp. 197–198, Mar. 2012.
  25. Tsuyoshi Iwagaki, Fumiyuki Hafuri, Kenji Ueda, Toshiya Mukai, Hideyuki Ichihara and Tomoo Inoue, “An approach to hardware SAT solvers for test generation based on instance similarity,” Digest of Papers 12th IEEE Workshop on RTL and High Level Testing (WRTLT ’11), pp. 69–74, Nov. 2011.
  26. Tsuyoshi Iwagaki and Kewal K. Saluja, “Power-constrained test generation for hold-time faults using integer linear programming,” Proc. 4th IEEE International Workshop on Impact of Low-Power Design on Test and Reliability (LPonTR ’11), 2 pages, May 2011.
  27. Tsuyoshi Iwagaki and Kewal K. Saluja, “Indirect detection of clock skew induced hold-time violations on functional paths using scan shift operations,” Proc. 14th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS ’11), pp. 175–178, Apr. 2011.
  28. Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko, “An approach to test scheduling for asynchronous on-chip interconnects using integer programming,” Digest of Papers 11th IEEE Workshop on RTL and High Level Testing (WRTLT ’10), pp. 69–74, Dec. 2010.
  29. Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko, “Test scheduling algorithms for delay-insensitive chip area interconnects based on cone partitioning,” Proc. 3rd International Workshop on the Impact of Low-Power Design on Test and Reliability (LPonTR ’10), 2 pages, May 2010.
  30. Tsuyoshi Iwagaki and Mineo Kaneko, “A pseudo-boolean technique for generating compact transition tests with all-output-propagation properties,” Proc. IEEE International Symposium on Electronic Design, Test and Applications (DELTA ’10), pp. 293–296, Jan. 2010.
  31. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “Safe clocking for the setup and hold timing constraints in datapath synthesis,” Proc. 19th ACM Great Lakes symposium on VLSI (GLSVLSI ’09), pp. 27–32, May 2009.
  32. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “A conjecture on the number of extra registers in safe clocking-based register assignment,” Proc. 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’09), pp. 131–136, Mar 2009.
  33. Tsuyoshi Iwagaki and Mineo Kaneko, “On the derivation of a minimum test set in high quality transition testing,” Proc. IEEE Latin-American Test Workshop (LATW ’09), pp. 1–6, Mar. 2009.
  34. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “Safe clocking register assignment in datapath synthesis,” Proc. IEEE International Conference on Computer Design (ICCD ’08), pp. 120–127, Oct. 2008.
  35. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Minimizing minimum delay compensations for timing variation-aware datapath synthesis,” Proc. IEEE Mid-West Symposium on Circuits and Systems (MWSCAS ’08), pp. 97–100, Aug. 2008.
  36. Tsuyoshi Iwagaki and Satoshi Ohtake, “Generation of power-constrained scan tests and its difficulty,” Proc. IEEE International Design and Test Workshop (IDT ’07), pp. 71–76, Dec. 2007.
  37. Tsuyoshi Iwagaki, Satoshi Ohtake, Mineo Kaneko and Hideo Fujiwara, “Efficient path delay test generation based on stuck-at test generation using checker circuitry,” Proc. IEEE/ACM International Conference on Computer-Aided Design (ICCAD ’07), pp. 418–423, Nov. 2007.
  38. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Structural robustness of datapaths against delay-variations,” Proc. 14th Workshop on Synthesis and System Integration of Mixed Information Technology (SASIMI ’07), pp. 272–279, Oct. 2007.
  39. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A new test generation model for broadside transition testing of partial scan circuits,” Proc. 14th IFIP/IEEE/ACM International Conference on Very Large Scale Integration (VLSI-SoC ’06), pp. 308–313, Oct. 2006.
  40. Kazuko Kambe, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara, “Efficient constraint extraction for template-based processor self-test generation,” Proc. 14th IEEE Asian Test Symposium (ATS ’05), pp. 444–447, Dec. 2005.
  41. Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara, “A low power deterministic test using scan chain disable technique,” Digest of Papers 6th IEEE Workshop on RTL and High Level Testing (WRTLT ’05), pp. 184–191, July 2005.
  42. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Acceleration of transition test generation for acyclic sequential circuits utilizing constrained combinational stuck-at test generation,” Proc. 10th IEEE European Test Symposium (ETS ’05), pp. 48–53, May 2005.
  43. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A design methodology to realize delay testable controllers using state transition information,” Proc. 9th IEEE European Test Symposium (ETS ’04), pp. 168–173, May 2004.
  44. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “An approach to non-scan design for delay fault testability of controllers,” Digest of Papers 4th IEEE Workshop on RTL and High Level Testing (WRTLT ’03), pp. 79–85, Nov. 2003.
  45. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Reducibility of sequential test generation to combinational test generation for several delay fault models,” Proc. 12th IEEE Asian Test Symposium (ATS ’03), pp. 58–63, Nov. 2003.
  46. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A path delay test generation method for sequential circuits based on reducibility to combinational test generation,” Digest of Papers 8th IEEE European Test Workshop (ETW ’03), pp. 307–312, May 2003.
国内会議（査読あり）
  1. 可児 冬弥, 瀬戸 信明, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティック計算に基づくニューラルネットワークにおけるシグモイド関数の演算精度に関する解析,” DAシンポジウム, pp. 36–43, Sep. 2020.
  2. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “Safe clocking based datapath synthesis for the setup and hold timing constraints,” 22nd Workshop on Circuits and Systems in Karuizawa, pp. 432–437, Apr. 2009.
  3. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における順序制約付レジスタ割り当て問題の解法,” DAシンポジウム, pp. 115–120, Aug. 2008.
  4. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における最小遅延補正演算器数の最小化手法,” 第21回 回路とシステム軽井沢ワークショップ, pp. 623–628, Apr. 2008.
  5. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパスにおける遅延変動耐性に関する基礎的考察,” 第20回 回路とシステム軽井沢ワークショップ, pp. 649–654, Apr. 2007.
研究会（査読なし）
  1. 可児 冬弥, 瀬戸 信明, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティックコンピューティングにおけるシグモイド関数実装法に関する考察,” FTC研究会, Jan. 2020.
  2. 森川 範茂, 青野 優里, 市原 英行, 岩垣 剛, 井上 智生, “ドントケア拡大を用いたエラートレラントアプリケーションのための多出力論理関数の簡単化,” FTC研究会, Jan. 2020.
  3. 市原 英行, 前田 有希, 福田 基, 岩垣 剛, 井上 智生, “線形有限状態機械に基づくストカスティック回路の耐過渡故障設計について,” 機能集積情報システム研究会, Oct. 2019.
  4. 溝畑 亮雅, 岩垣 剛, 市原英行, 井上智生, “アプリケーションの要求精度に応じた近似全加算器と補正機構による乗算器の設計,” 機能集積情報システム研究会, pp. 1–6, Mar. 2019.
  5. 前田 有希, 市原 英行, 岩垣 剛, 井上 智生, “耐過渡故障を指向した線形有限状態機械のストカスティック数による状態符号化,” 信学技報(DC2018-81), Vol. 118, No. 456, pp. 61–66, Feb. 2019.
  6. 可児 冬弥, 市原 英行, 岩垣 剛, 井上 智生, “積の正負分離とシグモイド関数近似を用いたストカスティックニューラルネットワークの演算精度に関する一考察,” FTC研究会, Jan. 2019.
  7.  湯浅 将, 岩垣 剛, 市原 英行, 井上 智生, “スキャンパス合成に利用可能なセグメントのレジスタ転送レベル探索,” 信学技報(DC2018-45), Vol. 118, No. 335, pp. 137–142, Dec. 2018.
  8. 行廣 和倫, 岩垣 剛, 市原 英行, 井上 智生, “MATLAB/Simulink を用いた自動運転システムの性能低下故障に関する考察,” 機能集積情報システム研究会, FIIS-18-471, pp. 1–7, Mar. 2018.
  9. Naoya Kubota, Maki Fujiha, Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue, “Stochastic number generation with internal signals of peripheral logic circuits,” IEICE Technical Report (VLD2017-47), Vol. 117, No. 273, pp. 115–120, Nov. 2017.
  10. 岩垣 剛, 湯浅 将, 市原 英行, 井上 智生, “RTL スキャン回路のスキャンチェインテストおける機能パス上の故障検出について,” FIIS-17-461, pp. 1–4, Oct. 2017.
  11. 塩山 創, 岩垣 剛, 市原 英行, 井上 智生, “Zynq を用いた相互再構成型耐故障システムの実装,” 機能集積情報システム研究会, FIIS-17-441, pp. 1–7, Mar. 2017.
  12. 川嶋 聖也, 岩垣 剛, 市原 英行, 井上 智生, “精度切り替え可能な演算回路の設計とその応用について,” 機能集積情報システム研究会, FIIS-17-442, pp. 1–7, Mar. 2017.
  13. 岩崎 真弥, 市原 英行, 岩垣 剛, 井上 智生, “エラートレラントアプリケーションのための論理回路の許容関数を用いた簡単化手法について,” 信学技報 (VLD2016-128), Vol. 116, No. 478, pp. 145–150, Mar. 2017.
  14. 杉野 達美, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティック反復による積和演算アーキテクチャ,” 信学技報 (VLD2016-130), Vol. 116, No. 478, pp. 157–162, Mar. 2017.
  15. Tsuyoshi Iwagaki, Kohta Itani, Hideyuki Ichihara and Tomoo Inoue, “Impact of operational unit binding on aging-induced degradation in high-level synthesis for asynchronous systems,” IEICE Technical Report (DC2016-78), Vol. 116, No. 466, pp. 23–28, Feb. 2017.
  16. 藤葉 麻紀, 久保田 直弥, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティックコンピューティングのための論理回路の内部信号を利用した乱数生成について,” FTC研究会, Jan. 2017.
  17. 福田 基, 市原 英行, 岩垣 剛, 井上 智生, “耐ソフトエラーを指向したストカスティックコンピューティングのための有限状態機械の状態割当てについて,” 信学技報 (DC2016-11), Vol. 116, No. 108, pp. 7–12, June 2016.
  18. 久保田 直弥, 市原 英行, 岩垣 剛, 井上智生, “ストカスティック数生成のための論理回路の内部信号値を利用した乱数列,” 電子情報通信学会総合大会論文集, pp.xx-xx, Mar. 2016.
  19. 石森 裕太郎, 川嶋 聖也, 三藤 泰武, 岩垣 剛, 市原 英行, 井上 智生, “ディペンダビリティを考慮したサイバーフィジカルシステムのモデル化について,” 電子情報通信学会 機能集積情報システム研究会 (FIIS-16-416), Mar. 2016.
  20. 三藤 泰武, 川嶋 聖也, 岩垣 剛, 市原 英行, 井上 智生, “自動追従制御機構のサイバーフィジカルモデルとその実装,” 電子 情報通信学会 機能集積情報システム研究会 (FIIS-16-417), Mar. 2016.
  21. 高森 研輔, 市原 英行, 岩垣 剛, 井上 智生, “連続ビット系列の動的共有によるストカスティックコンピューティングの 高速化,” 信学技報 (DC2015-89), Vol. 115, No. 449, pp. 19–24, Feb. 2016.
  22. Hideyuki Ichihara, Shota Ishii, Daiki Sunamori, Tsuyoshi Iwagaki, Tomoo Inoue, “Compact and accurate stochastic circuits with shared random number sources,” ACSI, Jan. 2016.
  23. 猪谷 孝太, 岩垣 剛, 市原 英行, 井上 智生, “ハンドシェイク遅延を考慮した4相2線式非同期システムの高位合成におけるスケジューリングアルゴリズム,” 信学技法 (DC2015-56), Vol. 115, No. 339, pp. 147–152, Dec. 2015.
  24. 福田 基, 市原 英行, 岩垣 剛, 井上智生, “ストカスティックコンピューティングにおける論理縮退故障の 演算精度に対する影響,” FTC研究会, July 2015.
  25. 杉野 達美，市原 英行，岩垣 剛，井上 智生, “ストカスティックコンピューティングに基づくディジタルフィルタ回路の演算精度と面積に関する考察,” 機能集積情報システム研究会, FIIS-15-391, 7 pages, June 2015.
  26. 猪谷 孝太, 岩垣 剛, 市原 英行, 井上 智生, “依存性グラフを用いた 4 相 2 線式非同期回路の高位設計支援システム,” 機能集積情報システム研究会, FIIS-15-396, 7 pages, Mar. 2015.
  27. 稲岡 智哉, 市原 英行, 岩垣 剛, 井上 智生, “エラートレラントアプリケーションのための論理合成におけるドントケア拡大について,” 信学技法 (VLD2014-89), Vol. 114, No. 328, pp. 123–128, Nov. 2014.
  28. 大元 将一, 岩垣 剛, 市原 英行, 井上 智生, “複数のインスタンスを対象としたハードウェアSATソルバに関する考察,” 機能集積情報システム研究会, FIIS14-382,  Oct. 2014.
  29. 大嶺 慶太, 稲岡 智哉, 市原 英行, 岩垣 剛, 井上 智生, “許容関数を用いたエラートレラントアプリケーションのための論理回路簡単化,” 機能集積情報システム研究会, FIIS14-373, 6 pages, Mar. 2014.
  30. 石井 章太, 砂盛 大貴, 市原 英行, 岩垣 剛, 井上 智生, “相関を持つストカスティック数の演算精度に与える影響に関する考察,” 信学技法 (VLD2013-147), Vol. 113, No. 454, pp. 79–84, Mar. 2014.
  31. 森 拓馬, 大元 将一, 岩垣 剛, 市原 英行, 井上 智生, “Dual-FPGAアーキテクチャに基づく相互再構成型耐故障システムの実装,” 信学技法 (DC2013-90), Vol. 113, No. 430, pp. 67–72, Feb. 2014.
  32. 高森 研輔, 市原 英行, 岩垣 剛, 井上智生, “システム誤り率を考慮した実効歩留まり最大化のためのテスト生成について,” FTC研究会, Jan. 2014.
  33. 石森 裕太郎, 中祖 達也, 岩垣 剛, 市原 英行, 井上 智生, “耐マルチサイクル過渡故障を指向した高位合成におけるコントローラの設計について,” 信学技報 (DC2013-34), Vol. 113, No. 321, pp. 45–50, Nov. 2013.
  34. 砂盛 大貴, 大石 卓也, 石井 章太, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティックコンピューティングによる画像処理のFPGA実装,” 信学技報 (FIIS-13-xxx), Nov. 2013.
  35. 稲岡 智哉, 市原 英行, 岩垣 剛, 井上 智生, “反転条件緩和による低消費電力指向バス反転回路の設計,” 第12回情報科学技術フォーラム（FIT ’13）講演論文集, pp. 327–333, Sep. 2013. 
  36. 稲岡 智哉, 亀井 惇平, 市原 英行, 岩垣 剛, 井上 智生, “低消費電力を指向したバス反転回路の論理簡単化に関する考察,” 信学技法 (FIIS-13-353), pp. 1–6, Mar. 2013.
  37. 亀井 惇平, 松木 伸伍, 岩垣 剛, 市原 英行, 井上 智生, “エラートレラントアプリケーションのための多重縮退故障を用いた論理簡単化アルゴリズム,” 信学技法 (VLD2012-136), Vol. 112, No. 451, pp. 1–6, Mar. 2013.
  38. 向井 俊矢, 上田 健司, 岩垣 剛, 市原 英行, 井上 智生, “解の再利用によるテスト生成のためのハードウェアSATソルバの実装,” 信学技法 (DC2012-80), Vol. 112, No. 429, pp. 1-6, Feb. 2013.
  39. 松木 伸伍, 亀井 惇平, 岩垣 剛, 市原 英行, 井上 智生, “エラートレラントアプリケーションのための論理回路簡単化における必須割当てを利用した許容故障判定法,” 信学技法 (DC2012-88), Vol. 112, No. 429, pp. 49–54, Feb. 2013.
  40. 大窪 涼子, 中祖 達也, 岩垣 剛, 市原 英行, 井上 智生, “耐マルチサイクルソフトエラーを指向したデータパス合成に関する考察,” FTC研究会, Jan. 2013.
  41. 櫻田 正明, 市原 英行, 岩垣 剛, 井上 智生, “過剰テスト緩和のためのテスト生成モデルと故障の許容性に基づくテストへの応用,” 信学技法 (DC2012-77), Vol. 112, No. 362, pp. 21–26, Dec. 2012.
  42. 上田 健司, 岩垣 剛, 市原 英行, 井上 智生, “解の再利用を用いたSATに基づくテスト生成におけるインスタンス順序と変数割当順序の決定法,” 信学技法 (DC2012-49), Vol. 112, No. 321, pp. 141–146, Nov. 2012.
  43. 中祖 達也, 大窪 涼子, 岩垣 剛, 市原 英行, 井上 智生, “耐過渡故障データパス合成における演算器バインディングのためのヒューリスティックアルゴリズム,” 信学技法 (DC2012-50), Vol. 112, No. 320, pp. 147–152, Nov. 2012.
  44. 深澤 祐樹, 岩垣 剛, 市原 英行, 井上 智生, “高信頼組込み自己テストのための耐故障テスト生成器に関する考察,” 信学技法 (DC2012-11), Vol. 112, No. 102, pp. 15–20, June 2012.
  45. 亀井 惇平, 松木 伸伍, 岩垣 剛, 市原 英行, 井上 智生, “許容故障に基づく論理回路簡単化における許容性判定手続きに関する考察,” 信学技法 (FIIS-12-337), pp. 1–6, June 2012.
  46. 竹内 宏和, 岩垣 剛, 市原 英行, 井上 智生, “SRAM型FPGAを用いた故障状況対応型システムのリカバリ機構に関する考察,” 信学技法 (FIIS-12-326), pp. 1–6, Mar. 2012.
  47. 大岡 賢昂, 岩垣 剛, 市原 英行, 井上 智生, “コードレスサイクルに着目した部分スルー可検査性に基づくテスト容易化設計法,” 信学技法 (FIIS-12-325), pp. 1–6, Mar. 2012.
  48. 面林 康太, 岩垣 剛, 市原 英行, 井上 智生, “色差に着目した低電力色補間回路の設計に関する考察,” 信学技報 (VLD2011-143), pp. 139–144 Mar. 2012.
  49. 三上 雄大 , 岩垣 剛, 市原 英行, 井上 智生, “論理合成ツールを用いた論理最適化におけるRTLフォールスパスの活用,” 信学技報 (VLD-2011-130), Vol. 111, No. 450, pp. 61–66, Mar. 2012.
  50. 志水 昂, 岩垣 剛, 市原 英行, 井上 智生,  “テスト設計選択のためのLSI設計製造コストモデル,” 信学技報 (DC2011-47), Vol. 111, No. 324, pp. 115–120, Nov. 2011.
  51. Tsuyoshi Iwagaki and Kewal K. Saluja, “On indirect detection of functional hold-time violations using scan shift operations,” IEICE Technical Report (FIIS-11-298), pp. 1–5, Mar. 2011.
  52. 武田 英理，岩垣 剛，金子 峰雄, “コーン分割を用いた非同期インターコネクトの効率的なテストスケジューリング法,” 信学技報 (FIIS-10-272), pp. 1–6, Mar. 2010
  53. Tsuyoshi Iwagaki and Mineo Kaneko, “A heuristic approach to detecting transition faults at all circuit outputs,” Proc. IEICE Society Conference, p. 54, Sep. 2009.
  54. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Resource sharing and scheduling algorithms against variation of control timings,” IEICE Technical Report (VLD2009-10), Vol. 109, No. 111, pp. 25–30, Jul. 2009.
  55. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Adjustable safe clocking and relevant register assignment in datapath synthesis,” IEICE Technical Report (VLD2008-130), Vol. 108, No. 478, pp. 23–28, Mar. 2009.
  56. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “A note on the number of extra registers in safe clocking-based register assignment,” IEICE Technical Report (CAS2008-90), Vol. 108, No. 389, pp. 147–152 , Jan. 2009.
  57. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Delay variability-aware datapath synthesis based on safe clocking for setup and hold timing constraints,” IEICE Technical Report (VLD2008-85), Vol. 108, No. 298, pp. 151–156, Nov. 2008.
  58. Tsuyoshi Iwagaki and Mineo Kaneko, “An integer programming for generating high quality transition tests,” IEICE Technical Report (DC2008-29), Vol. 108, No. 299, pp. 7–12, Nov. 2008.
  59. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Delay variation-aware datapath synthesis based on register clustering,” IEICE Technical Report (VLD2008-51), Vol. 108, No. 224, pp. 25–30, Sep. 2008.
  60. 井上 恵介, 金子 峰雄, 岩垣 剛, “高位合成における順序制約付レジスタ割り当て,” 信学技法 (CAS2008-20), Vol. 108, No. 105, pp. 7–12, June 2008.
  61. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における最小遅延補正演算器数の最小化手法,” 信学技報 (VLD2007-140), Vol. 107, No. 506, pp. 19–24. Mar. 2008.
  62. 竹ヶ原 正晃, 岩垣 剛, 金子 峰雄, “C 素子展開に基づく 2 線 2 相式回路のテスト生成法,” 電子情報通信学会 DC 研究会 (口頭発表のみ), Feb. 2008.
  63. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における最小遅延補正問題の計算複雑度とアルゴリズム,” 信学技報 (VLD2007-93), Vol. 107, No. 339, pp. 25–30, Nov. 2007.
  64. Tsuyoshi Iwagaki and Satoshi Ohtake, “An approach to power-constrained test generation for scan circuits,” IEICE Technical Report (FIIS-07-218), pp. 1–7, Oct. 2007.
  65. Tsuyoshi Iwagaki and Satoshi Ohtake, “Analysis of fault coverage under a power budget in scan testing, ” Proc. IEICE Society Conference, p. 53, Sep. 2007.
  66. Tsuyoshi Iwagaki, Satoshi Ohtake, Mineo Kaneko and Hideo Fujiwara, “A test generation framework using checker circuits and its application to path delay test generation,” IEICE Technical Report (CAS2006-76), Vol. 106, No. 512, pp. 37–42, Jan. 2007.
  67. 井上 恵介, 金子 峰雄, 岩垣 剛, “遅延ばらつきを考慮したデータパス合成に関する基礎的考察,” 信学技報 (VLD2006-64), Vol. 106, No. 387, pp. 77–82, Nov. 2006.
  68. 井上 恵介，岩垣 剛，金子 峰雄, “高位合成における遅延変動にロバストな資源割り当て,” 信学技報 (FIIS-06-188), pp. 1–6, Oct. 2006.
  69. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A broadside test generation method for transition faults in partial scan circuits,” IEICE Technical Report (DC2005-54), Vol. 105, No. 443, pp. 7–12, Dec. 2005.
  70. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Equivalence of sequential transition test generation and constrained combinational stuck-at test generation,” IEICE Technical Report (DC2004-96), Vol. 104, No. 664, pp. 27–32, Feb. 2005.
  71. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A method of design for delay fault testability of controllers,” IEICE Technical Report (DC2003-38), Vol. 103, No. 476, pp. 25–30, Nov. 2003.
  72. 岩垣 剛, 大竹 哲史, 藤原 秀雄, “不連続再収斂構造に基づくパス遅延故障に対する部分拡張スキャン設計法,” 信学技報 (FTS2001-84), Vol. 101, No. 658, pp. 53–60, Feb. 2002.
  73. 岩垣 剛, 中村 貴裕, 久津輪 敏郎, “可変論理回路の最適化および自動生成に関する研究,” 高度情報化技術研究会 学生発表大会, Feb. 2000.

著書（分担執筆）
  1. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Broadside transition test generation for partial scan circuits through stuck-at test generation,” in a chapter of VLSI-SoC: research trends in VLSI and systems on chip, Editors: G. De Micheli, S. Mir and R. Reis, Springer, pp. 301–316, 2007.
論文誌（査読あり）
  1. 可児 冬弥, 市原 英行, 岩垣 剛, 井上 智生, “シグモイド関数のゲインに着目した完全ストカスティック計算ニューロンの設計,” 電子情報通信学会論文誌D, Vol. J104-D, No. 7, July 2021.
  2. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki, Tomoo Inoue, “Transient fault tolerant state assignment for stochastic computing based on linear finite state machines,” IEICE Trans. Fundamentals, Vol. E103-A, No. 12, pp. 1464–1471, 2020.
  3. Hideyuki Ichihara, Tatsuyoshi Sugino, Shota Ishii, Tsuyoshi Iwagaki and Tomoo Inoue, “Compact and accurate digital filters based on stochastic computing,” IEEE Trans. on Emerging Topics in Computing, vol. 7, no. 1, pp. 31-43, Jan.-March 2019. (Date of Publication: 13 September 2016)
  4. Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko, “Flexible test scheduling for an asynchronous on-chip interconnect through special data transfer,” IEICE Trans. on Fundamentals, E94-A, No. 12, pp. 2563–2570, Dec 2011.
  5. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Backward-data-direction clocking and relevant optimal register assignment in datapath synthesis,” IEICE Trans. on Fundamentals, Vol. E94-A, No. 4, pp. 1067–1081, April 2011.
  6. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Optimal register assignment with minimum-path delay compensation for variation-aware datapaths,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E92-A, No. 4, pp. 1096–1105, Apr. 2009.
  7. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Novel register sharing in datapath for structural robustness against delay variation,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E91-A, No. 4, pp. 1044–1053, Apr. 2008.
  8. Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara, “A low power deterministic test using scan chain disable technique,” IEICE Trans. on Information and Systems, Vol. E89-D, No. 6, pp. 1931-1939, June 2006.
  9. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A design scheme for delay testing of controllers using state transition information,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences (Special Section on VLSI Design and CAD Algorithms), Vol. E87-A, No. 12, pp. 3200-3207, Dec. 2004.
  10. 岩垣 剛, 大竹 哲史, 藤原 秀雄, “不連続再収斂順序回路の遅延故障に対するテスト生成法,” 電子情報通信学会論文誌 (DI), Vol. J86-D-I, No. 12, pp. 872-883, Dec. 2003.
国際会議／シンポジウム／ワークショップ（査読あり）
  1. Hideyuki Ichihara, Yuki Maeda, Tsuyoshi Iwagaki and Tomoo Inoue, “State encoding with stochastic numbers for transient fault tolerant linear finite state machines,” Proc. 32nd IEEE Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT ’19), pp. 1–6, Oct. 2019.
  2. Tsuyoshi Iwagaki, Sho Yuasa, Hideyuki Ichihara and Tomoo Inoue, “An empirical approach to RTL scan path design focusing on structural interpretation in logic synthesis,” Proc. 3rd IEEE International Test Conference in Asia (ITC-Asia  ’19), pp. 55–60, Sep. 2019.
  3. Sho Yuasa,  Tsuyoshi Iwagaki, Ichihara and Tomoo Inoue, “Effective utilization of register-transfer paths based on enhancing multiplexer functions in RTL scan design,” Digest of Papers 19th IEEE Workshop on RTL and High Level Testing (WRTLT ’18), 6 pages, Oct. 2018.
  4. Tsuyoshi Iwagaki, Sho Yuasa, Hideyuki Ichihara and Tomoo Inoue, “Experimental evaluation of test cost reduction by scan chain testing in RTL scan circuits,” Digest of Papers 18th IEEE Workshop on RTL and High Level Testing (WRTLT ’17), 6 pages, Nov. 2017.
  5. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki and Tomoo Inoue, “State assignment for fault tolerant stochastic computing with linear finite state machines,” Proc. 1st International Test Conference in Asia (ITC-Asia ’17), pp. 156–161, Sept. 2017.
  6. Tsuyoshi Iwagaki, Kohta Itani, Hideyuki Ichihara and Tomoo Inoue, “Exploration of four-phase dual-rail asynchronous RTL design for delay-robustness,” Digest of Papers 17th IEEE Workshop on RTL and High Level Testing (WRTLT ’16), 6 pages, Nov. 2016.
  7. Hideyuki Ichihara, Motoi Fukuda, Tsuyoshi Iwagaki and Tomoo Inoue, “Impact of state assignment on error resilient stochastic computing with linear finite state machines,” Digest of Papers 17th IEEE Workshop on RTL and High Level Testing (WRTLT ’16), 6 pages, Nov. 2016.
  8. Naoya Kubota, Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue, “Stochastic number generation with internal signals of logic circuits,” Proc. 20th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’16), 2 pages, Oct. 2016
  9. Tsuyoshi Iwagaki, Shoichi Ohmoto, Hideyuki Ichihara and Tomoo Inoue, “A prototype of a hardware SAT solver for similar large instances and its application to test generation,” Digest of Papers 16th IEEE Workshop on RTL and High Level Testing (WRTLT ’15), 5 pages, Nov. 2015.
  10. Hideyuki Ichihara, Tomoya Inaoka, Tsuyoshi Iwagaki and Tomoo Inoue, “Logic simplification by minterm complement for error tolerant application,” Proc. IEEE International Conference on Computer Design (ICCD ’15), pp. 94–100, Oct. 2015.
  11. Tsuyoshi Iwagaki, Yutaro Ishimori, Hideyuki Ichihara and Tomoo Inoue, “Designing area-efficient controllers for multi-cycle transient fault tolerant systems,” Proc. 20th IEEE European Test Symposium (ETS ’15), 2 pages, May 2015.
  12. Hideyuki Ichihara, Junpei Kamei, Tsuyoshi Iwagaki and Tomoo Inoue, “A practical approach for logic simplification based on fault acceptability for error tolerant application,” Proc. 20th IEEE European Test Symposium (ETS ’15), 2 pages, May 2015.
  13. Tsuyoshi Iwagaki, Yutaro Ishimori, Tatsuya Nakaso, Hideyuki Ichihara and Tomoo Inoue, “A controller design in high-level synthesis for long duration transient fault tolerance,” Digest of Papers 15th IEEE Workshop on RTL and High Level Testing (WRTLT ’14), 6 pages, Nov. 2014.
  14. Hideyuki Ichihara, Shota Ishii, Daiki Sunamori, Tsuyoshi Iwagaki and Tomoo Inoue, “Compact and accurate stochastic circuits with shared random number sources,” Proc. IEEE International Conference on Computer Design (ICCD ’14), pp. 361–366, Oct. 2014.
  15. Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara and Tomoo Inoue, “A scheduling algorithm in datapath synthesis for long duration transient fault tolerance,” Proc. 17th IEEE Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT ’14), pp. 128–133, Oct. 2014.
  16. Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue, “A system-error-rate-oriented approach to test generation for effective yield maximization,” 5th IEEE International Workshop on Reliability Aware System Design and Test (RASDAT ’14), Jan. 2014.
  17. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue, “A Design of Error Correctable Response Analyzers for Reliable Built-in Self-test,” Digest of Papers 14th IEEE Workshop on RTL and High Level Testing (WRTLT ’13), Nov. 2013.
  18. Tsuyoshi Iwagaki, Tatsuya Nakaso, Ryoko Ohkubo, Hideyuki Ichihara, Tomoo Inoue, “A heuristic algorithm for operational unit binding to synthesize multi-cycle transient fault tolerant datapaths,” Digest of Papers 14th IEEE Workshop on RTL and High Level Testing (WRTLT ’13), Nov. 2013.
  19. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue, “A transient fault tolerant test pattern generator for on-line built-in self-test,” Proc. 22nd IEEE Asian Test Symposium (ATS ’13), pp. 85–90, Nov. 2013.
  20. Tsuyoshi Iwagaki, Takehiro Mikami, Hideyuki Ichihara and Tomoo Inoue, “Utilizing register transfer level false paths for circuit optimization with a logic synthesis tool,” Proc. IEEE Asia Pacific Conference on Circuits and Systems (APCCAS ’12), pp. 615–618, Dec. 2012.
  21. Yuki Fukazawa, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue, “A study on error correctable test pattern generator for reliable built-in self test,” Digest of Papers 13th IEEE Workshop on RTL and High Level Testing (WRTLT ’12), pp. 3.3.1–3.3.4, Nov. 2012.
  22. Tsuyoshi Iwagaki, Hideyuki Ichihara, Tomoo Inoue and Kewal K. Saluja, “Exact and heuristic methods of generating compact tests for hold-time violations,” Digest of Papers 13th IEEE Workshop on RTL and High Level Testing (WRTLT ’12), pp. 4.2.1–4.2.6, Nov. 2012.
  23. Hideyuki Ichihara, Noboru Shimizu, Tsuyoshi Iwagaki and Tomoo Inoue, “Modeling economics of LSI design and manufacturing for test design selection,” Proc. IEEE International Conference on Computer Design (ICCD ’12), pp. 516–517, Sep. 2012.
  24. Kenji Ueda, Fumiyuki Hafuri, Toshiya Mukai, Tsuyoshi Iwagaki, Hideyuki Ichihara and Tomoo Inoue, “A technique for SAT-based test generation through history of reusing solutions,” Proc. 17th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’12), pp. 197–198, Mar. 2012.
  25. Tsuyoshi Iwagaki, Fumiyuki Hafuri, Kenji Ueda, Toshiya Mukai, Hideyuki Ichihara and Tomoo Inoue, “An approach to hardware SAT solvers for test generation based on instance similarity,” Digest of Papers 12th IEEE Workshop on RTL and High Level Testing (WRTLT ’11), pp. 69–74, Nov. 2011.
  26. Tsuyoshi Iwagaki and Kewal K. Saluja, “Power-constrained test generation for hold-time faults using integer linear programming,” Proc. 4th IEEE International Workshop on Impact of Low-Power Design on Test and Reliability (LPonTR ’11), 2 pages, May 2011.
  27. Tsuyoshi Iwagaki and Kewal K. Saluja, “Indirect detection of clock skew induced hold-time violations on functional paths using scan shift operations,” Proc. 14th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS ’11), pp. 175–178, Apr. 2011.
  28. Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko, “An approach to test scheduling for asynchronous on-chip interconnects using integer programming,” Digest of Papers 11th IEEE Workshop on RTL and High Level Testing (WRTLT ’10), pp. 69–74, Dec. 2010.
  29. Tsuyoshi Iwagaki, Eiri Takeda and Mineo Kaneko, “Test scheduling algorithms for delay-insensitive chip area interconnects based on cone partitioning,” Proc. 3rd International Workshop on the Impact of Low-Power Design on Test and Reliability (LPonTR ’10), 2 pages, May 2010.
  30. Tsuyoshi Iwagaki and Mineo Kaneko, “A pseudo-boolean technique for generating compact transition tests with all-output-propagation properties,” Proc. IEEE International Symposium on Electronic Design, Test and Applications (DELTA ’10), pp. 293–296, Jan. 2010.
  31. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “Safe clocking for the setup and hold timing constraints in datapath synthesis,” Proc. 19th ACM Great Lakes symposium on VLSI (GLSVLSI ’09), pp. 27–32, May 2009.
  32. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “A conjecture on the number of extra registers in safe clocking-based register assignment,” Proc. 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI ’09), pp. 131–136, Mar 2009.
  33. Tsuyoshi Iwagaki and Mineo Kaneko, “On the derivation of a minimum test set in high quality transition testing,” Proc. IEEE Latin-American Test Workshop (LATW ’09), pp. 1–6, Mar. 2009.
  34. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “Safe clocking register assignment in datapath synthesis,” Proc. IEEE International Conference on Computer Design (ICCD ’08), pp. 120–127, Oct. 2008.
  35. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Minimizing minimum delay compensations for timing variation-aware datapath synthesis,” Proc. IEEE Mid-West Symposium on Circuits and Systems (MWSCAS ’08), pp. 97–100, Aug. 2008.
  36. Tsuyoshi Iwagaki and Satoshi Ohtake, “Generation of power-constrained scan tests and its difficulty,” Proc. IEEE International Design and Test Workshop (IDT ’07), pp. 71–76, Dec. 2007.
  37. Tsuyoshi Iwagaki, Satoshi Ohtake, Mineo Kaneko and Hideo Fujiwara, “Efficient path delay test generation based on stuck-at test generation using checker circuitry,” Proc. IEEE/ACM International Conference on Computer-Aided Design (ICCAD ’07), pp. 418–423, Nov. 2007.
  38. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Structural robustness of datapaths against delay-variations,” Proc. 14th Workshop on Synthesis and System Integration of Mixed Information Technology (SASIMI ’07), pp. 272–279, Oct. 2007.
  39. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A new test generation model for broadside transition testing of partial scan circuits,” Proc. 14th IFIP/IEEE/ACM International Conference on Very Large Scale Integration (VLSI-SoC ’06), pp. 308–313, Oct. 2006.
  40. Kazuko Kambe, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara, “Efficient constraint extraction for template-based processor self-test generation,” Proc. 14th IEEE Asian Test Symposium (ATS ’05), pp. 444–447, Dec. 2005.
  41. Zhiqiang You, Tsuyoshi Iwagaki, Michiko Inoue and Hideo Fujiwara, “A low power deterministic test using scan chain disable technique,” Digest of Papers 6th IEEE Workshop on RTL and High Level Testing (WRTLT ’05), pp. 184–191, July 2005.
  42. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Acceleration of transition test generation for acyclic sequential circuits utilizing constrained combinational stuck-at test generation,” Proc. 10th IEEE European Test Symposium (ETS ’05), pp. 48–53, May 2005.
  43. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A design methodology to realize delay testable controllers using state transition information,” Proc. 9th IEEE European Test Symposium (ETS ’04), pp. 168–173, May 2004.
  44. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “An approach to non-scan design for delay fault testability of controllers,” Digest of Papers 4th IEEE Workshop on RTL and High Level Testing (WRTLT ’03), pp. 79–85, Nov. 2003.
  45. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Reducibility of sequential test generation to combinational test generation for several delay fault models,” Proc. 12th IEEE Asian Test Symposium (ATS ’03), pp. 58–63, Nov. 2003.
  46. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A path delay test generation method for sequential circuits based on reducibility to combinational test generation,” Digest of Papers 8th IEEE European Test Workshop (ETW ’03), pp. 307–312, May 2003.
国内会議（査読あり）
  1. 可児 冬弥, 瀬戸 信明, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティック計算に基づくニューラルネットワークにおけるシグモイド関数の演算精度に関する解析,” DAシンポジウム, pp. 36–43, Sep. 2020.
  2. Keisuke Inoue, Mineo Kaneko, Tsuyoshi Iwagaki, “Safe clocking based datapath synthesis for the setup and hold timing constraints,” 22nd Workshop on Circuits and Systems in Karuizawa, pp. 432–437, Apr. 2009.
  3. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における順序制約付レジスタ割り当て問題の解法,” DAシンポジウム, pp. 115–120, Aug. 2008.
  4. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における最小遅延補正演算器数の最小化手法,” 第21回 回路とシステム軽井沢ワークショップ, pp. 623–628, Apr. 2008.
  5. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパスにおける遅延変動耐性に関する基礎的考察,” 第20回 回路とシステム軽井沢ワークショップ, pp. 649–654, Apr. 2007.
研究会（査読なし）
  1. 可児 冬弥, 瀬戸 信明, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティックコンピューティングにおけるシグモイド関数実装法に関する考察,” FTC研究会, Jan. 2020.
  2. 森川 範茂, 青野 優里, 市原 英行, 岩垣 剛, 井上 智生, “ドントケア拡大を用いたエラートレラントアプリケーションのための多出力論理関数の簡単化,” FTC研究会, Jan. 2020.
  3. 市原 英行, 前田 有希, 福田 基, 岩垣 剛, 井上 智生, “線形有限状態機械に基づくストカスティック回路の耐過渡故障設計について,” 機能集積情報システム研究会, Oct. 2019.
  4. 溝畑 亮雅, 岩垣 剛, 市原英行, 井上智生, “アプリケーションの要求精度に応じた近似全加算器と補正機構による乗算器の設計,” 機能集積情報システム研究会, pp. 1–6, Mar. 2019.
  5. 前田 有希, 市原 英行, 岩垣 剛, 井上 智生, “耐過渡故障を指向した線形有限状態機械のストカスティック数による状態符号化,” 信学技報(DC2018-81), pp. 61–66, Feb. 2019.
  6. 可児 冬弥, 市原 英行, 岩垣 剛, 井上 智生, “積の正負分離とシグモイド関数近似を用いたストカスティックニューラルネットワークの演算精度に関する一考察,” FTC研究会, Jan. 2019.
  7.  湯浅 将, 岩垣 剛, 市原 英行, 井上 智生, “スキャンパス合成に利用可能なセグメントのレジスタ転送レベル探索,” 信学技報(DC2018-45), Vol. 118, No. 335, pp. 137–142, Dec. 2018.
  8. 行廣 和倫, 岩垣 剛, 市原 英行, 井上 智生, “MATLAB/Simulink を用いた自動運転システムの性能低下故障に関する考察,” 機能集積情報システム研究会, FIIS-18-471, pp. 1–7, Mar. 2018.
  9. Naoya Kubota, Maki Fujiha, Hideyuki Ichihara, Tsuyoshi Iwagaki and Tomoo Inoue, “Stochastic number generation with internal signals of peripheral logic circuits,” IEICE Technical Report (VLD2017-47), Vol. 117, No. 273, pp. 115–120, Nov. 2017.
  10. 岩垣 剛, 湯浅 将, 市原 英行, 井上 智生, “RTL スキャン回路のスキャンチェインテストおける機能パス上の故障検出について,” FIIS-17-461, pp. 1–4, Oct. 2017.
  11. 塩山 創, 岩垣 剛, 市原 英行, 井上 智生, “Zynq を用いた相互再構成型耐故障システムの実装,” 機能集積情報システム研究会, FIIS-17-441, pp. 1–7, Mar. 2017.
  12. 川嶋 聖也, 岩垣 剛, 市原 英行, 井上 智生, “精度切り替え可能な演算回路の設計とその応用について,” 機能集積情報システム研究会, FIIS-17-442, pp. 1–7, Mar. 2017.
  13. 岩崎 真弥, 市原 英行, 岩垣 剛, 井上 智生, “エラートレラントアプリケーションのための論理回路の許容関数を用いた簡単化手法について,” 信学技報 (VLD2016-128), Vol. 116, No. 478, pp. 145–150, Mar. 2017.
  14. 杉野 達美, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティック反復による積和演算アーキテクチャ,” 信学技報 (VLD2016-130), Vol. 116, No. 478, pp. 157–162, Mar. 2017.
  15. Tsuyoshi Iwagaki, Kohta Itani, Hideyuki Ichihara and Tomoo Inoue, “Impact of operational unit binding on aging-induced degradation in high-level synthesis for asynchronous systems,” IEICE Technical Report (DC2016-78), Vol. 116, No. 466, pp. 23–28, Feb. 2017.
  16. 藤葉 麻紀, 久保田 直弥, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティックコンピューティングのための論理回路の内部信号を利用した乱数生成について,” FTC研究会, Jan. 2017.
  17. 福田 基, 市原 英行, 岩垣 剛, 井上 智生, “耐ソフトエラーを指向したストカスティックコンピューティングのための有限状態機械の状態割当てについて,” 信学技報 (DC2016-11), Vol. 116, No. 108, pp. 7–12, June 2016.
  18. 久保田 直弥, 市原 英行, 岩垣 剛, 井上智生, “ストカスティック数生成のための論理回路の内部信号値を利用した乱数列,” 電子情報通信学会総合大会論文集, pp.xx-xx, Mar. 2016.
  19. 石森 裕太郎, 川嶋 聖也, 三藤 泰武, 岩垣 剛, 市原 英行, 井上 智生, “ディペンダビリティを考慮したサイバーフィジカルシステムのモデル化について,” 電子情報通信学会 機能集積情報システム研究会 (FIIS-16-416), Mar. 2016.
  20. 三藤 泰武, 川嶋 聖也, 岩垣 剛, 市原 英行, 井上 智生, “自動追従制御機構のサイバーフィジカルモデルとその実装,” 電子 情報通信学会 機能集積情報システム研究会 (FIIS-16-417), Mar. 2016.
  21. 高森 研輔, 市原 英行, 岩垣 剛, 井上 智生, “連続ビット系列の動的共有によるストカスティックコンピューティングの 高速化,” 信学技報 (DC2015-89), Vol. 115, No. 449, pp. 19–24, Feb. 2016.
  22. Hideyuki Ichihara, Shota Ishii, Daiki Sunamori, Tsuyoshi Iwagaki, Tomoo Inoue, “Compact and accurate stochastic circuits with shared random number sources,” ACSI, Jan. 2016.
  23. 猪谷 孝太, 岩垣 剛, 市原 英行, 井上 智生, “ハンドシェイク遅延を考慮した4相2線式非同期システムの高位合成におけるスケジューリングアルゴリズム,” 信学技法 (DC2015-56), Vol. 115, No. 339, pp. 147–152, Dec. 2015.
  24. 福田 基, 市原 英行, 岩垣 剛, 井上智生, “ストカスティックコンピューティングにおける論理縮退故障の 演算精度に対する影響,” FTC研究会, July 2015.
  25. 杉野 達美，市原 英行，岩垣 剛，井上 智生, “ストカスティックコンピューティングに基づくディジタルフィルタ回路の演算精度と面積に関する考察,” 機能集積情報システム研究会, FIIS-15-391, 7 pages, June 2015.
  26. 猪谷 孝太, 岩垣 剛, 市原 英行, 井上 智生, “依存性グラフを用いた 4 相 2 線式非同期回路の高位設計支援システム,” 機能集積情報システム研究会, FIIS-15-396, 7 pages, Mar. 2015.
  27. 稲岡 智哉, 市原 英行, 岩垣 剛, 井上 智生, “エラートレラントアプリケーションのための論理合成におけるドントケア拡大について,” 信学技法 (VLD2014-89), Vol. 114, No. 328, pp. 123–128, Nov. 2014.
  28. 大元 将一, 岩垣 剛, 市原 英行, 井上 智生, “複数のインスタンスを対象としたハードウェアSATソルバに関する考察,” 機能集積情報システム研究会, FIIS14-382,  Oct. 2014.
  29. 大嶺 慶太, 稲岡 智哉, 市原 英行, 岩垣 剛, 井上 智生, “許容関数を用いたエラートレラントアプリケーションのための論理回路簡単化,” 機能集積情報システム研究会, FIIS14-373, 6 pages, Mar. 2014.
  30. 石井 章太, 砂盛 大貴, 市原 英行, 岩垣 剛, 井上 智生, “相関を持つストカスティック数の演算精度に与える影響に関する考察,” 信学技法 (VLD2013-147), Vol. 113, No. 454, pp. 79–84, Mar. 2014.
  31. 森 拓馬, 大元 将一, 岩垣 剛, 市原 英行, 井上 智生, “Dual-FPGAアーキテクチャに基づく相互再構成型耐故障システムの実装,” 信学技法 (DC2013-90), pp. 67–72, Feb. 2014.
  32. 高森 研輔, 市原 英行, 岩垣 剛, 井上智生, “システム誤り率を考慮した実効歩留まり最大化のためのテスト生成について,” FTC研究会, Jan. 2014.
  33. 石森 裕太郎, 中祖 達也, 岩垣 剛, 市原 英行, 井上 智生, “耐マルチサイクル過渡故障を指向した高位合成におけるコントローラの設計について,” 信学技報 (DC2013-34), Vol. 113, No. 321, pp. 45–50, Nov. 2013.
  34. 砂盛 大貴, 大石 卓也, 石井 章太, 市原 英行, 岩垣 剛, 井上 智生, “ストカスティックコンピューティングによる画像処理のFPGA実装,” 信学技報 (FIIS-13-xxx), Nov. 2013.
  35. 稲岡 智哉, 市原 英行, 岩垣 剛, 井上 智生, “反転条件緩和による低消費電力指向バス反転回路の設計,” 第12回情報科学技術フォーラム（FIT ’13）, pp. 327–333, Sep. 2013. 
  36. 稲岡 智哉, 亀井 惇平, 市原 英行, 岩垣 剛, 井上 智生, “低消費電力を指向したバス反転回路の論理簡単化に関する考察,” 信学技法 (FIIS-13-353), pp. 1–6, Mar. 2013.
  37. 亀井 惇平, 松木 伸伍, 岩垣 剛, 市原 英行, 井上 智生, “エラートレラントアプリケーションのための多重縮退故障を用いた論理簡単化アルゴリズム,” 信学技法 (VLD2012-136), pp. 1–6, Mar. 2013.
  38. 向井 俊矢, 上田 健司, 岩垣 剛, 市原 英行, 井上 智生, “解の再利用によるテスト生成のためのハードウェアSATソルバの実装,” 信学技法 (DC2012-80), pp. 1-6, Feb. 2013.
  39. 松木 伸伍, 亀井 惇平, 岩垣 剛, 市原 英行, 井上 智生, “エラートレラントアプリケーションのための論理回路簡単化における必須割当てを利用した許容故障判定法,” 信学技法 (DC2012-88), pp. 49–54, Feb. 2013.
  40. 大窪 涼子, 中祖 達也, 岩垣 剛, 市原 英行, 井上 智生, “耐マルチサイクルソフトエラーを指向したデータパス合成に関する考察,” FTC研究会, Jan. 2013.
  41. 櫻田 正明, 市原 英行, 岩垣 剛, 井上 智生, “過剰テスト緩和のためのテスト生成モデルと故障の許容性に基づくテストへの応用,” 信学技法 (DC2012-77), pp. 21–26, Dec. 2012.
  42. 上田 健司, 岩垣 剛, 市原 英行, 井上 智生, “解の再利用を用いたSATに基づくテスト生成におけるインスタンス順序と変数割当順序の決定法,” 信学技法 (DC2012-49), pp. 141–146, Nov. 2012.
  43. 中祖 達也, 大窪 涼子, 岩垣 剛, 市原 英行, 井上 智生, “耐過渡故障データパス合成における演算器バインディングのためのヒューリスティックアルゴリズム,” 信学技法 (DC2012-50), pp. 147–152, Nov. 2012.
  44. 深澤 祐樹, 岩垣 剛, 市原 英行, 井上 智生, “高信頼組込み自己テストのための耐故障テスト生成器に関する考察,” 信学技法 (DC2012-11), pp. 15–20, June 2012.
  45. 亀井 惇平, 松木 伸伍, 岩垣 剛, 市原 英行, 井上 智生, “許容故障に基づく論理回路簡単化における許容性判定手続きに関する考察,” 信学技法 (FIIS-12-337), pp. 1–6, June 2012.
  46. 竹内 宏和, 岩垣 剛, 市原 英行, 井上 智生, “SRAM型FPGAを用いた故障状況対応型システムのリカバリ機構に関する考察,” 信学技法 (FIIS-12-326), pp. 1–6, Mar. 2012.
  47. 大岡 賢昂, 岩垣 剛, 市原 英行, 井上 智生, “コードレスサイクルに着目した部分スルー可検査性に基づくテスト容易化設計法,” 信学技法 (FIIS-12-325), pp. 1–6, Mar. 2012.
  48. 面林 康太, 岩垣 剛, 市原 英行, 井上 智生, “色差に着目した低電力色補間回路の設計に関する考察,” 信学技報 (VLD2011-143), pp. 139–144 Mar. 2012.
  49. 三上 雄大 , 岩垣 剛, 市原 英行, 井上 智生, “論理合成ツールを用いた論理最適化におけるRTLフォールスパスの活用,” 信学技報 (VLD-2011-130), pp. 61–66, Mar. 2012.
  50. 志水 昂, 岩垣 剛, 市原 英行, 井上 智生,  “テスト設計選択のためのLSI設計製造コストモデル,” 信学技報 (DC2011-47), pp. 115–120, Nov. 2011.
  51. Tsuyoshi Iwagaki and Kewal K. Saluja, “On indirect detection of functional hold-time violations using scan shift operations,” IEICE Technical Report (FIIS-11-298), pp. 1–5, Mar. 2011.
  52. 武田 英理，岩垣 剛，金子 峰雄, “コーン分割を用いた非同期インターコネクトの効率的なテストスケジューリング法,” 信学技報 (FIIS-10-272), pp. 1–6, Mar. 2010
  53. Tsuyoshi Iwagaki and Mineo Kaneko, “A heuristic approach to detecting transition faults at all circuit outputs,” Proc. IEICE Society Conference, p. 54, Sep. 2009.
  54. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Resource sharing and scheduling algorithms against variation of control timings,” IEICE Technical Report (VLD2009-10), pp. 25–30, Jul. 2009.
  55. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Adjustable safe clocking and relevant register assignment in datapath synthesis,” IEICE Technical Report (VLD2008-130), pp. 23–28, Mar. 2009.
  56. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “A note on the number of extra registers in safe clocking-based register assignment,” IEICE Technical Report (CAS2008-90), pp. 147–152 , Jan. 2009.
  57. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Delay variability-aware datapath synthesis based on safe clocking for setup and hold timing constraints,” IEICE Technical Report (VLD2008-85), pp. 151–156, Nov. 2008.
  58. Tsuyoshi Iwagaki and Mineo Kaneko, “An integer programming for generating high quality transition tests,” IEICE Technical Report (DC2008-29), pp. 7–12, Nov. 2008.
  59. Keisuke Inoue, Mineo Kaneko and Tsuyoshi Iwagaki, “Delay variation-aware datapath synthesis based on register clustering,” IEICE Technical Report (VLD2008-51), pp. 25–30, Sep. 2008.
  60. 井上 恵介, 金子 峰雄, 岩垣 剛, “高位合成における順序制約付レジスタ割り当て,” 信学技法（CAS2008-20）, pp. 7–12, June 2008.
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  62. 竹ヶ原 正晃, 岩垣 剛, 金子 峰雄, “C 素子展開に基づく 2 線 2 相式回路のテスト生成法,” 電子情報通信学会 DC 研究会 (口頭発表のみ), Feb. 2008.
  63. 井上 恵介, 金子 峰雄, 岩垣 剛, “データパス合成における最小遅延補正問題の計算複雑度とアルゴリズム,” 信学技報 (VLD2007-93), pp. 25–30, Nov. 2007.
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  66. Tsuyoshi Iwagaki, Satoshi Ohtake, Mineo Kaneko and Hideo Fujiwara, “A test generation framework using checker circuits and its application to path delay test generation,” IEICE Technical Report (CAS2006-76), Vol. 106, No. 512, pp. 37–42, Jan. 2007.
  67. 井上 恵介, 金子 峰雄, 岩垣 剛, “遅延ばらつきを考慮したデータパス合成に関する基礎的考察,” 信学技報 (VLD2006-64), Vol. 106, No. 387, pp. 77–82, Nov. 2006.
  68. 井上 恵介，岩垣 剛，金子 峰雄, “高位合成における遅延変動にロバストな資源割り当て,” 信学技報 (FIIS-06-188), pp. 1–6, Oct. 2006.
  69. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A broadside test generation method for transition faults in partial scan circuits,” IEICE Technical Report (DC2005-54), Vol. 105, No. 443, pp. 7–12, Dec. 2005.
  70. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “Equivalence of sequential transition test generation and constrained combinational stuck-at test generation,” IEICE Technical Report (DC2004-96), Vol. 104, No. 664, pp. 27–32, Feb. 2005.
  71. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, “A method of design for delay fault testability of controllers,” IEICE Technical Report (DC2003-38), Vol. 103, No. 476, pp. 25–30, Nov. 2003.
  72. 岩垣 剛, 大竹 哲史, 藤原 秀雄, “不連続再収斂構造に基づくパス遅延故障に対する部分拡張スキャン設計法,” 信学技報 (FTS2001-84), Vol. 101, No. 658, pp. 53–60, Feb. 2002.
  73. 岩垣 剛, 中村 貴裕, 久津輪 敏郎, “可変論理回路の最適化および自動生成に関する研究,” 高度情報化技術研究会 学生発表大会, Feb. 2000.